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內容簡介

　　《數字集成電路容錯設計》主要內容涉及數字集成電路容錯設計的三個主要方麵：容缺陷（和故障）、容參數偏差以及容軟錯誤；包括3s技術（自測試、自診斷、自修復）的基本原理。從嵌入式存儲、多核處理器和片上網絡三個方麵論述瞭缺陷（故障）容忍方法；從參數偏差容忍的角度，論述瞭抗老化設計和參數偏差容忍設計方法；從處理器和片上網絡兩個層次論述瞭軟錯誤容忍方法；並以國産具有自？復功能的單核及多核處理器為例介紹瞭相關成果的應用。《數字集成電路容錯設計》的特點是兼具先進性和實用性，係統性強，體係新穎。
　　《數字集成電路容錯設計》適閤於從事集成電路（與係統）容錯設計方嚮學術研究，以及集成電路kda工具開發和應用的科技人員參考；也可用作集成電路與半導體專業的高等院校教師、研究生和高年級本科生的教學參考書。

目錄

foreword
前言
第1章 緒論
1.1 數字集成係統容錯設計簡介
1.1.1 數字集成電路設計的可靠性挑戰
1.1.2 數字集成電路的3s和3t可靠性設計框架
1.2 數字集成係統容錯設計的關鍵問題
1.2.1 缺陷容忍
1.2.2 偏差容忍
1.2.3軟錯誤容忍
1.3 章節組織結構
參考文獻
第2章 嵌入式存儲器的容缺陷設計
2.1 嵌入式存儲器的容缺陷設計
2.1.1 缺陷與故障模型
2.1.2 嵌入式存儲器的自測試方法
2.1.3 嵌入式存儲器的自診斷方法
2.1.4 嵌入式存儲器的自修復方法
2.2 利用內容可尋址技術的嵌入式存儲器容缺陷設訓
2.2.1 相關研究工作
2.2.2冗餘資源結構
2.2.3 自測試自診斷和自修復方法
2.2.4 實驗結果及其分析
2.3 小結
參考文獻
第3章 多核處理器的容缺陷設計
3.1 多核處理器的核級冗餘
3.1.1 核級冗餘與微體係結構級冗餘
3.1.2 核級冗餘的降級模式與冗餘模式
3.1.3 冗餘模式對多核處理器係統的影響
3.2 冗餘模式下多核處理器的拓撲重構
3.2.1 拓撲重構的量化評估方法
3.2.2 二維mesh結構的重構問題
3.2.3 問題復雜度分析
3.3 多核處理器的拓撲重構優化算法
3.3.1 最直接的?法——模擬退火
3.3.2 一種貪心算法——行波列藉算法
3.3.3 行波列藉製導的模擬退火算法
3.3.4算法性能分析
3.4 多核處理器的測試與故障診斷
3.5 小結
參考文獻
第4章 片上網絡路由器容錯設計
4.1 片上網絡路由器容錯設計概述
4.1.1 片上路由器容錯設計的關鍵問題
4.1.2 典型容錯路由器結構
4.2 切片路由器
4.2.1 數據通路的切片復用
4.2.2 切片復用微體係結構
4.2.3 切片路由器的工作模式
4.2.4 路由器間的故障關聯
4.2.5 切片路由器擴?
4.3 切片路由器的性能開銷分析
4.3.1 可靠性參數設計與分析
4.3.2 總體評估
4.4 片上網絡路由器的故障檢測和診斷方法
4.5 小結
參考文獻
第5章 片上網絡容錯路由
5.1 容錯路由算法分類
5.2 死鎖避免方法
5.2.1 dally和seitz理論
5.2.2 duato理論
5.2.3 轉嚮模型
5.3 故障模型
5.3.1 凸區域模型
5.3.2 正交凸區域模型
5.4典型算法分析
5.4.1 boppana和chalasani算法
5.4.2 低成本可重構路由算法
5.5 小結
參考文獻
第6章 數字電路的復閤故障診斷方法
6.1 復閤故障診斷方法
6.1.1 掃描設計與故障模型
6.1.2 復閤故障診斷方法
6.2 基於可診斷性螺鏇掃描設計的故障診斷方法
6.2.1 可診斷性設計方法
6.2.2 基於螺鏇掃描設計的故障診斷
6.2.3 實驗結果及其分析
6.3 基於確定性診斷嚮量生成的復閤故障診斷方法
6.3.1 麵嚮復閤故障的掃描鏈故障診斷方法
6.3.2 麵嚮復閤故障的組閤邏輯故障診斷方法
6.4 小結
參考文獻
第7章 處理芯片的抗老化設計
7.1 老化機理與?命期可靠性建模
7.1.1 兩類老化機理簡述
7.1.2 生命期可靠性建模——“浴盆麯綫”
7.2 老化的在綫感知
7.2.1 老化感知原理
7.2.2 電路實現
7.3 老化容忍的微結構設計
7.3.1 基於冗餘重構設計
7.3.2 基於電路狀態控製的設計
7.3.3 基於時序動態優化設計
7.4老化的預測
7.4.1 老化預測框架
7.4.2 識彆關鍵路徑和關鍵門
7.4.3 最大電路老化預測模型
7.4.4 實驗結果及其分析
7.5 小結
參考文獻
第8章 多核處理器容參數偏差設計
8.1 參數偏差的分類
8.1.1 工藝偏差
8.1.2 電壓波動
8.1.3 溫度波動
8.2 針對不同類型參數偏差的優化技術
8.2.1 工藝偏差的優化
8.2.2 電壓波動的優化
8.2.3 溫度波動的優化
8.3 參數偏差的協同優化技術
8.3.1 pvt偏差對時序偏差的影響
8.3.2 偏差強度的頻域分析
8.3.3 時域的解釋
8.4 tea方法的可行性分析
8.4.1 實現技術難點
8.4.2 已具備的基礎條件
8.5 實施方案
8.5.1 即時推測各個偏差分量強度
8.5.2 非顯式依賴v分量的即時遷移?策
8.5.3 即時偏差程度預測
8.5.4 硬件開銷
8.6 方案有效性評估
8.6.1 處理器核的配置參數和工作負載
8.6.2 供電網絡模型
8.6.3 pvt偏差與電路時延的精確關係
8.6.4其他參數定義
8.6.5 評估指標
8.6.6 實驗結果及其分析
8.7 小結
參考文獻
第9章 處理器的容軟錯誤設計
9.1 冗餘執行層次
9.1.1 數據級冗餘執行
9.1.2指令級冗餘執行
9.1.3綫程級冗餘執行
9.1.4 進程級冗餘執行
9.2 利用數據級冗餘執行的軟錯誤檢測與恢復
9.2.1 數據級冗餘執行的條件
9.2.2 數據級冗餘執行的微結構設計
9.2.3 結閤指令復製的軟錯誤檢測機製
9.2.4 基於檢查點的軟錯誤恢復技術
9.2.5 實驗結果及其分析
9.3 冗餘綫程的調度和分配
9.3.1 核間性能不對稱的多核處理器上的綫程冗餘
9.3.2 冗餘綫程的調度算法
9.3.3算法性能分析
9.4 小結
參考文獻
第10章 片上網絡容軟錯誤通信方法
10.1 片上通信的差錯控製方法
10.1.1 基於檢錯糾錯的請求重傳機製
10.1.2 無重傳的隨機通信機製
10.2 數?包分級保護方法
10.2.1數據包分析
10.2.2 分級保護策略
10.2.3性能效率分析
10.3 帶有端到端反饋的容軟錯誤通信方法
10.3.1 一種帶反饋的隨機容錯路由算法
10.3.2 三種容軟錯誤通信算法比較
10.3.3 帶有端到端反饋容錯方法總結
10.4 小結
參考文獻
第11章 微體係結構級可靠性評估方法
11.1 微體係結構級可靠性評估方法
11.1.1 背景知識
11.1.2 體係結構脆弱因子計算
11.1.3 分析比較
11.2 體係結構脆弱因子離綫評估
11.2.1 軟錯誤故障注?分析
11.2.2 故障注入流程
11.2.3 實驗結果及其分析
11.3 體係結構脆弱因子在綫評估
11.3.1 整體框圖設計
11.3.2 體係結構脆弱因子在綫計算
11.3.3 體係結構脆弱因子預測算法
11.3.4 實驗結果及其分析
11.4 間歇故障脆弱因子評估
11.4.1 研究背景及動機
11.4.2 間歇故障脆弱因子計算方法
11.4.3 實驗結果及其分析
11.5 小結
參考文獻
第12章 處理器芯片的容錯設計實例
12.1 自修復處理器
12.1.1 自修復處理器設計背景及意義
12.1.2 自修復處理器芯片的結構設計
12.1.3 自修復處理器在wsn中的應用
12.2 godson-t眾核處理器容錯設計
12.2.1 godson-t體係結構
12.2.2 片上網絡和基準程序性能分析
12.3 小結
參考文獻
第13章 總結與展望
13.1 總結
13.2 展望
參考文獻
索引

前言/序言

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