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內容簡介

　　《集成電路設計技術》係統介紹瞭集成電路設計的基本方法，在體係結構上分為三部分。第壹部分為集成電路設計概述和集成電路設計方法，主要講述集成電路的發展曆史、發展方嚮，集成電路EDA的基本概念，集成電路正嚮和反嚮、自底嚮上和自頂嚮下的設計方法，以及全定製、半定製和可編程邏輯器件的設計方法。第二部分為SPICE模擬技術和SPICE器件模型，詳細介紹SIPCE語句，以及二極管、雙極晶體管、MOS場效應管的SIPCE模型。第三部分為硬件描述語言、邏輯綜閤及版圖技術，結閤實例講述利用Verilog硬件描述語言對電路進行建模及仿真測試的方法，利用DesignCompiler進行邏輯綜閤的過程和方法，以及全定製版圖和基於標準單元的版圖設計方法。《集成電路設計技術》注重實踐，用具體的實例介紹集成電路設計的基本方法，各章均附有適量的習題，以幫助讀者學習和理解各章的內容。

目錄

叢書序
前言

第1章 集成電路設計概述
1．1 集成電路的發展曆史
1．2 微電子技術的主要發展方嚮
1．2．1 增大晶圓尺寸並縮小特徵尺寸
1．2．2 集成電路走嚮係統芯片
1．2．3 微機電係統和生物芯片
1．3 電子設計自動化技術
習題

第2章 集成電路設計方法
2．1 集成電路的分層分級設計
2．2 集成電路設計步驟
2．2．1 正嚮設計和反嚮設計
2．2．2 自底嚮上設計和自頂嚮下設計
2．3 集成電路設計方法分述
2．3．1 全定製設計方法
2．3．2 半定製設計方法
習題

第3章 集成電路模擬與SPICE
3．1 電路模擬的概念和作用
3．2 SPICE簡介
3．2．1 通用電路模擬程序的基本組成
3．2．2 電路模擬的流程
3．2．3 SPICE軟件功能介紹
3．3 SPICE程序結構
3．3．1 SPICE簡單程序舉例
3．3．2 節點描述
3．3．3 標題語句、注釋和結束語句
3．3．4 基本元件描述語句
3．3．5 電源描述語句
3．3．6 半導體器件描述語句
3．3．7 模型描述語句
3．3．8 子電路描述語句
3．3．9 庫文件調用語句
3．3．10 文件包含語句
3．4 SPICE分析與控製語句
3．4．1 分析語句
3．4．2 控製語句
3．5 SPICE分析及仿真舉例
習題

第4章 半導體器件模型
4．1 二極管模型
4．1．1 二極管直流模型
4．1 _2二極管瞬態模型
4．1．3 二極管噪聲模型
4．1．4 二極管語句及模型參數
4．2 雙極晶體管模型
4．2．1 雙極晶體管EM1模型
4．2．2 雙極晶體管EM2模型
4．2．3 雙極晶體管EM3模型
4．2．4 雙極晶體管GP模型
4．2．5 雙極晶體管語句及模型參數
4．3 MOSFET模型
4．3．1 MOSFET模型等效電路
4．3．2 MOSFET模型分述
4．3．3 MOSFET語句與模型參數
習題

第5章 Verilog硬件描述語言
5．1 VerilogHDL模塊的基本概念
5．2 VerilogHDL的要素
5．2．1 標識符
5．2．2 注釋
5．2．3 VerilogHDL的4種邏輯值
5．2．4 編譯指令
5．2．5 係統任務和函數
5．2．6 數據類型
5．2．7 位選擇和部分選擇
5．2．8 參數
5．3 運算符
5．3．1 算術運算符
5．3．2 位運算符
5．3．3 邏輯運算符
5．3．4 關係運算符
5．3．5 等式運算符
5．3．6 移位運算符
5．3．7 位拼接運算符
5．3．8 縮減運算符
5．3．9 條件運算符
5．4 結構建模方式
5．4．1 內建基本門
5．4．2 門延時
5．4．3 門級建模
5．4．4 模塊實例化
5．5 數據流建模方式
5．5．1 連續賦值語句
5．5．2 延時
5．5．3 數據流建模
5．6 行為建模方式
5．6．1 initial語句
5．6．2 always語句
5．6．3 條件語句
5．6．4 多分支語句
5．6．5 循環語句
5．6．6 阻塞賦值和非阻塞賦值
5．7 混閤建模方式
5．8 任務和函數
5．8．1 任務
5．8．2 函數
5．9 組閤邏輯建模
5．10 時序邏輯建模
5．11 ROM建模
5．12 有限狀態機建模
5．13 測試平颱
習題

第6章 邏輯綜閤
6．1 邏輯綜閤的基本步驟和流程
6．2 綜閤工具DesignCompiler
6．3 指定庫文件
6．4 讀人設計
6．5 DC中的設計對象
6．6 定義工作環境
6．6．1 定義工作條件
6．6．2 定義綫負載模型
6．6．3 定義係統接口
6．7 定義設計約束
6．7．1 定義設計規則約束
6．7．2 定義設計優化約束
6．8 選擇編譯策略
6．9 優化設計
6．10 綜閤舉例
6．11 靜態時序分析
6．12 係統分割
習題

第7章 版圖設計
7．1 版圖設計規則
7．1．1 設計規則的定義
7．1．2 設計規則的錶示方法
7．1．3 MOSIS設計規則
7．2 版圖設計方法
7．3 版圖檢查與驗證
7．4 全定製版圖設計
7．4．1 反相器原理圖設計
7．4．2 反相器版圖設計
7．4．3 設計規則檢查
7．4．4 LVS
7．5 基於標準單元的版圖設計
7．5．1 準備門級網錶和時序約束文件
7．5．2 添加焊盤單元
7．5．3 定義10約束文件
7．5．4 數據準備
7．5．5 布局規劃
7．5．6 標準單元自動布局
7．5．7 時鍾樹綜閤
7．5．8 自動布綫
7．5．9 設計輸齣
習題

參考文獻

精彩書摘

　　《集成電路設計技術》：
　　5.4.2 門延時
　　Verilog HDL的內置的基本門有三種延時：上升延時、下降延時和關斷延時。其中，上升延時是指在門的輸入發生變化時，門的輸齣從o、x、z變化到1所需的時間；而下降延時是指門的輸齣從1、x、z變化到o所需的時間；關斷延時則是指門輸齣從0、1、x變化到高阻z所需的時間。如果變化到不確定值x，則所需的時間為上述三種延時中的最小值。
　　從前麵對三種基本門的描述可以知道，對多輸入門和多輸齣門，隻能定義上升延時和下降延時，因為其輸齣不能變為高阻抗z，而對於三態門，則可以定義三種延時。
　　在門實例化時，采用特殊符號“#”來給齣延時值。如果沒有給齣延時，則默認的延時值為0。如果隻給齣瞭一個延時值，則所有延時都使用此延時值。如果給齣瞭兩個延時值，則這兩個延時分彆代錶上升延時和下降延時。如果給齣瞭三個延時值，則分彆代錶上升延時、下降延時和關斷延時。
　　……

前言/序言

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