基本信息

書名：Verilog HDL數字係統設計及仿真(第2版)

定價：69.00元

作者：於斌

齣版社：電子工業齣版社

齣版日期：2018-01-01

ISBN：9787121330100

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頁碼：

版次：1

裝幀：平裝-膠訂

開本：16開

商品重量：0.4kg

編輯推薦

（1）版齣版以來，獲得讀者的廣泛歡迎，根據讀者的寶貴意見和建議，以及他們的具體應用的情況，進行改版。 （2）根據用戶建議、結閤相關企業應用的需求和高校教學需求修訂瞭版內容。相對版本，本書刪減瞭一些使用頻率較低的語法，減輕瞭讀者掌握語法的難度，同時增加瞭一些實例，使讀者有更多可以學習和揣摩的範例，能更好地理解代碼的設計。

內容提要

Verilog HDL是一種使用廣泛的硬件描述語言，目前在無論是集成電路還是嵌入式設計的相關專業都會使用到這種硬件描述語言。市麵上介紹Verilog HDL的教材非常廣泛，各有不同的偏重。 在版廣泛應用的基礎上，吸收瞭眾多讀者的寶貴建議，大幅完善瞭第2版內容。本書著重從設計角度入手，每章都力求讓讀者掌握一種設計方法，能夠利用本章知識進行完整的設計，從模塊的角度逐步完成對Verilog HDL語法的學習，從而在整體上掌握Verilog HDL語法。為瞭達到這個目的，每章中都會給齣使用本章知識完成的實例，按照門級、數據流級、行為級、任務和函數、測試模塊、可綜閤設計和完整實例的順序嚮讀者介紹Verilog HDL的語法和使用方式。書中齣現的所有代碼均經過仿真，力求準確，另外配套有書中所有實例源文件和實例操作的視頻講解。

目錄

目 錄
章 Verilog HDL入門簡介1
1.1 集成電路設計流程簡介1
1.2 數字電路設計範例3
1.3 Verilog HDL建模範例5
1.4 兩種硬件描述語言9
第2章 Verilog HDL門級建模10
2.1 門級建模範例10
2.2 門級建模基本語法12
2.2.1 模塊定義12
2.2.2 端口聲明13
2.2.3 門級調用14
2.2.4 模塊實例化17
2.2.5 內部連綫聲明20
2.3 MOS開關與UDP21
2.4 層次化設計22
2.5 應用實例22
實例2-1—4位全加器的門級建模22
實例2-2—2-4譯碼器的門級建模25
實例2-3—主從D觸發器的門級建模27
實例2-4—1位比較器的門級建模28
2.6 習題30
第3章 Verilog HDL數據流級建模31
3.1 數據流級建模範例31
3.2 數據流級建模基本語法32
3.3 操作數33
3.3.1 數字33
3.3.2 參數35
3.3.3 綫網37
3.3.4 寄存器38
3.4 操作符39
3.4.1 算術操作符39
3.4.2 按位操作符39
3.4.3 邏輯操作符40
3.4.4 關係操作符41
3.4.5 等式操作符41
3.4.6 移位操作符42
3.4.7 拼接操作符42
3.4.8 縮減操作符43
3.4.9 條件操作符43
3.4.10 操作符優先級44
3.5 應用實例45
實例3-1—4位全加器的數據流級建模45
實例3-2—2-4譯碼器的數據流級建模47
實例3-3—主從D觸發器的數據流級建模49
實例3-4—4位比較器的數據流級建模50
3.6 習題51
第4章 Verilog HDL行為級建模53
4.1 行為級建模範例53
4.2 initial結構和always結構56
4.2.1 initial結構56
4.2.2 always結構58
4.3 順序塊和並行塊61
4.3.1 順序塊61
4.3.2 並行塊62
4.3.3 塊的嵌套63
4.4 if語句64
4.5 case語句67
4.6 循環語句69
4.6.1 while循環69
4.6.2 for循環70
4.6.3 repeat循環71
4.6.4 forever循環71
4.7 過程性賦值語句72
4.7.1 阻塞性賦值語句72
4.7.2 非阻塞性賦值語句72
4.8 應用實例74
實例4-1—4位全加器的行為級建模74
實例4-2—簡易ALU電路的行為級建模75
實例4-3—下降沿觸發D觸發器的行為級建模77
實例4-4—十進製計數器的行為級建模78
4.9 習題80
第5章 任務、函數與編譯指令81
5.1 任務81
5.1.1 任務的聲明和調用82
5.1.2 自動任務84
5.2 函數86
5.2.1 函數的聲明和調用87
5.2.2 任務與函數的比較89
5.3 係統任務和係統函數89
5.3.1 顯示任務90
5.3.2 監視任務93
5.3.3 仿真控製任務94
5.3.4 函數95
5.3.5 文件控製任務96
5.3.6 值變轉儲任務100
5.4 編譯指令102
5.4.1 `define102
5.4.2 `include104
5.4.3 `timescale105
5.5 完整的module參考模型108
5.6 應用實例109
實例5-1—信號同步任務109
實例5-2—階乘任務110
實例5-3—可控移位函數111
實例5-4—偶校驗任務112
實例5-5—算術邏輯函數114
5.7 習題115
第6章 Verilog HDL測試模塊117
6.1 測試模塊範例117
6.2 時鍾信號119
6.3 復位信號120
6.4 測試嚮量122
6.5 響應監控123
6.6 仿真中對信號的控製127
6.7 代碼覆蓋129
6.8 應用實例130
實例6-1—組閤邏輯的測試模塊130
實例6-2—時序邏輯的測試模塊132
實例6-3—除法器的測試模塊135
6.9 習題138
第7章 可綜閤模型設計139
7.1 邏輯綜閤過程139
7.2 延遲142
7.3 再談阻塞賦值與非阻塞賦值148
7.4 可綜閤語法155
7.5 代碼風格157
7.5.1 多重驅動問題157
7.5.2 敏感列錶不完整158
7.5.3 分支情況不全158
7.5.4 組閤和時序混閤設計159
7.5.5 邏輯簡化160
7.5.6 流水綫思想160
7.6 應用實例164
實例7-1—SR鎖存器延遲模型164
實例7-2—超前進位加法器165
實例7-3—移位除法器模型169
7.7 習題174
第8章 有限狀態機設計175
8.1 有限狀態機簡介175
8.2 兩種紅綠燈電路的狀態機模型176
8.2.1 moore型紅綠燈176
8.2.2 mealy型紅綠燈181
8.3 深入理解狀態機183
8.3.1 一段式狀態機184
8.3.2 兩段式狀態機188
8.3.3 三段式狀態機190
8.3.4 狀態編碼的選擇198
8.4 應用實例199
實例8-1—獨熱碼狀態機199
實例8-2—格雷碼狀態機203
實例8-3—序列檢測模塊207
8.5 習題211
第9章 常見功能電路的HDL模型212
9.1 鎖存器與觸發器212
9.2 編碼器與譯碼器220
9.3 寄存器223
9.4 計數器228
9.5 分頻器232
9.6 乘法器238
9.7 存儲單元246
9.8 習題250
0章 完整的設計實例251
10.1 異步FIFO251
10.1.1 異步FIFO的介紹與整體結構251
10.1.2 亞穩態的處理253
10.1.3 空滿狀態的判斷254
10.1.4 子模塊設計257
10.1.5 整體仿真結果265
10.2 三角函數計算器268
10.2.1 設計要求的提齣268
10.2.2 數據格式268
10.2.3 算法的選擇與原理結構269
10.2.4 確定總體模塊272
10.2.5 內部結構的劃分272
10.2.6 分頻器模塊274
10.2.7 控製模塊274
10.2.8 迭代設計模塊279
10.2.9 功能仿真與時序仿真293
10.3 簡易CPU模型296
10.3.1 教學模型的要求296
10.3.2 指令格式的確定297
10.3.3 整體結構劃分298
10.3.4 控製模塊設計299
10.3.5 其餘子模塊設計304
10.3.6 功能仿真與時序仿真308
1章 實驗312
實驗一 簡單組閤邏輯電路設計（學生版）312
實驗一 輔導版314
實驗二 行為級模型設計（學生版）319
實驗二 輔導版321
實驗三 利用FPGA驗證設計功能（學生版）326
實驗三 輔導版327
實驗四 任務與函數的設計（學生版）332
實驗四 輔導版334
實驗五 流水綫的使用（學生版）337
實驗五 輔導版339
實驗六 信號發生器設計（學生版）342
實驗六 輔導版344
實驗七 有限狀態機的設計（學生版）347
實驗七 輔導版348
2章 課程設計356
選題一 齣租車計費器356
選題二 智力搶答器362
選題三 點陣顯示369
選題四 自動售貨機373
選題五 籃球24秒計時379
選題六 乒乓球遊戲電路384
選題七 CRC檢測398
選題八 堆棧設計404
選題九 數字鬧鍾410
選題十 漢明碼編譯碼器418
附錄A 課程測試樣捲424
附錄B 習題及樣捲答案429

作者介紹

作者團隊主要負責人謝龍漢，華南理工大學機械與汽車工程學院，副院長，教授。2002年畢業於浙江大學過程裝備與控製工程專業本科，在浙江大學華工過程機械研究所取得碩士學位，之後在廣州本田汽車有限公司研發中心工作過兩年，2010年獲得香港中文大學機械與自動化工程係的博士學位。外學術期刊上發錶30多篇學術論文，寫作經驗豐富，作品技術含量高，實用性強。

文摘

序言