編輯推薦

本書是3D設計領域的綜述，重點在於使3D技術被采納的EDA工具和算法，實施架構和在未來的、潛在的3D係統設計。

主要介紹瞭以下內容：

3D集成電路技術是一種有效的設計方法，使得芯片工業能夠沿著性能提高的道路繼續發展。

3D集成電路技術的工藝介紹。

3D集成電路技術麵臨的特殊的關於EDA的挑戰，以及解決方法和實踐。

使用3D技術的優勢。

架構和係統級設計問題。

3D集成電路設計的成本。

內容簡介

《3D集成電路設計 EDA、設計和微體係結構》全麵地介紹瞭3D集成電路設計相關的前沿技術，章節之間有側重也有聯係。第1章首先通過處理器與存儲器速度差異造成的訪問速度問題，引入瞭3D集成電路産生的原因和存在的問題。第2章介紹瞭3D集成電路製造相關的基本工藝問題。針對3D集成電路遠比平麵集成電路嚴重的散熱問題，在第3章總結瞭相關的熱分析和電源傳輸設計方法，簡述瞭解決相關瓶頸問題的方案。隨後，本書走嚮設計層麵，在第4章介紹瞭帶有2D塊和3D塊的3D布局規劃算法。在第5章介紹瞭幾種基於熱分析的3D全局布局技術，並通過實驗結果比較瞭多種3D布局技術。第6章針對的是3D集成電路的布綫，介紹瞭基於熱分析的3D布綫和熱通孔插入技術。第7章介紹瞭重排傳統的2D微處理器模塊的方法，對不同設計技術、方法進行瞭討論。接下來，本書繼續提升設計層次，在第8章討論瞭3DNoC的設計，包括多種網絡拓撲結構和3D片上路由器設計。第9章介紹瞭高能效服務器設計的3D架構研究。第10章對3D集成電路技術潛在的成本優勢進行瞭係統級分析與設計探索。

作者簡介

本書的作者都是3D集成電路研究領域的專傢，Yuan Xie教授就職加利福尼亞大學聖巴巴拉分校（University of California at Santa Barbara）。由於他在3D集成電路架構和設計自動化上的突擊貢獻, 在2015年獲選美國電氣與電子工程師協會會士。Jason Cong教授現為加利福尼亞大學洛杉磯分校計算機係教授，係主任，北京大學客座教授。他於2001年獲選美國電氣與電子工程師協會會士。Sachin Sapatnekar教授在明尼蘇達大學就職，曾任IEEE transaction of CAD主編，美國電氣與電子工程師協會會士。

目錄

譯者序
原書序
原書前言

第1章 介紹 1
參考文獻 11

第2章 3D集成電路工藝考量 12
2.1 介紹 12
2.2 背景:3D集成技術的初期需求 13
2.3 影響3D設計藝術狀態的工藝因素 14
2.3.1 各層的堆疊方嚮:正麵對背麵與正麵對正麵 14
2.3.2 層間對準:層間互連誤差 15
2.3.3 鍵閤界麵設計 17
2.3.4 矽通孔維度:設計點選擇 19
2.3.5 通孔工藝集成和通孔類型的重新分類 21
2.4 總結 23
參考文獻 24

第3章 三維 （3D） 芯片的熱和電源傳輸挑戰 26
3.1 介紹 26
3.2 三維集成電路中的熱問題 27
3.2.1 熱PDE 27
3.2.2 穩態熱分析算法 28
3.2.3 有限元法（FEM） 30
3.2.4 三維電路熱優化 33
3.3 三維芯片中的電源傳輸 34
3.3.1 電源傳輸基礎 34
3.3.2 三維芯片電源傳輸:模型和挑戰 35
3.3.3 控製PSN噪聲的設計技術 39
3.3.4 控製PSN噪聲的CAD技術 43
3.4 結論 46
參考文獻 46

第4章 熱敏感3D布局規劃 50
4.1 介紹 50
4.2 問題說明 51
4.2.1 含二維塊的三維布局規劃 51
4.2.2 含三維塊的三維布局規劃 52
4.3 含二維塊的三維布局規劃錶示法 53
4.3.1 二維錶示法的基本錶示 53
4.3.2 不同錶示法的分析 57
4.4 含三維塊的三維布局規劃錶示法 61
4.4.1 三維切片樹 61
4.4.2 三維CBL 61
4.4.3 三元序列 63
4.4.4 多種錶示法的分析 65
4.5 優化技術 66
4.5.1 模擬退火 66
4.5.2 基於SA的含二維塊的三維布局規劃 66
4.5.3 基於SA的含三維塊的三維布局規劃 68
4.5.4 解析方法 70
4.6 多種三維布局規劃技術的影響 72
4.6.1 含二維塊的三維布局規劃影響 72
4.6.2 含三維塊的三維布局規劃的影響 74
4.7 總結和結論 76
附錄 摺疊3D元件設計 77
參考文獻 80

第5章 熱敏感三維 （3D） 布局 83
5.1 介紹 83
5.1.1 問題建模 83
5.1.2 現有三維布局技術總覽 85
5.2 基於分塊的技術 86
5.3 二次均勻建模技術 88
5.3.1 綫網長度目標函數 89
5.3.2 單元排布成本函數 90
5.3.3 熱分布成本函數 91
5.4 多層布局技術 92
5.4.1 三維布局流程 92
5.4.2 解析布局引擎 92
5.4.3 多層架構 96
5.5 基於變換的技術 97
5.5.1 本地堆疊轉換方法 98
5.5.2 摺疊轉換方法 98
5.5.3 基於窗口的堆疊/摺疊轉換方法 99
5.6 閤法化和詳細布局技術 100
5.6.1 粗閤法化 100
5.6.2 詳細閤法化 101
5.6.3 通過RCN圖的層指定 103
5.7 三維布局流程 104
5.8 多種三維布局技術的影響 104
5.8.1 綫網長度和TSV數目的摺中 105
5.8.2 熱優化的影響 110
5.9 三維布局對綫網長度和中繼器使用的影響 111
5.9.1 二維/三維布局器和中繼器估計 112
5.9.2 實驗設置和結果 112
5.10 總結和結論 114
參考文獻 115

第6章 三維 （3D） 集成電路中的熱通孔插入和熱敏感布綫 118
6.1 介紹 118
6.2 熱通孔 118
6.3 把熱通孔插入到布局後的設計 120
6.4 布綫算法 123
6.4.1 多層方式 124
6.4.2 使用綫性編程的兩段方法 126
6.5 結論 129
參考文獻 129

第7章 三維 （3D） 微處理器設計 131
7.1 介紹 131
7.2 堆疊完整模塊 132
7.2.1 三維堆疊式緩存 132
7.2.2 可選功能 135
7.2.3 係統級集成 139
7.3 堆疊功能單元模塊 139
7.3.1 移除互連綫 139
7.3.2 對矽通孔的要求 141
7.3.3 設計局限問題 142
7.4 拆分功能單元模塊 143
7.4.1 三維緩存結構的摺中 143
7.4.2 運算單元的三維分拆 148
7.4.3 三維加法器 148
7.4.4 接口單元 150
7.5 結論 151
參考文獻 153

第8章 三維 （3D） 片上網絡架構 155
8.1 介紹 155
8.2 片上網絡的簡要介紹 156
8.2.1 NoC拓撲 156
8.2.2 NoC路由設計 158
8.2.3 NoC設計的更多信息 158
8.3 三維NoC架構 159
8.3.1 對稱的NoC路由設計 159
8.3.2 三維（3D）NoC總綫混閤路由設計 161
8.3.3 真三維（3D）路由設計 162
8.3.4 按維度分解NoC路由設計 164
8.3.5 多層三維NoC路由設計 164
8.3.6 三維NoC拓撲設計 165
8.3.7 三維工藝對NoC設計的影響 166
8.4 使用三維NoC架構的多處理器芯片設計 166
8.4.1 三維二級緩存在CMP架構上的堆疊 167
8.4.2 dTDMA總綫作為通信支柱 168
8.4.3 三維（3D）NoC總綫混閤路由架構 169
8.4.4 處理器和二級緩存組織 170
8.4.5 緩存管理策略 170
8.4.6 方法學 172
8.4.7 結果 173
8.5 結論 176
參考文獻 176

第9章 PicoServer:使用三維 （3D） 堆疊技術建立能源效率服務器 179
9.1 介紹 179
9.2 背景 182
9.2.1 服務器平颱 182
9.2.2 三維堆疊技術 184
9.2.3 DRAM技術 186
9.3 方法 186
9.3.1 仿真研究 186
9.3.2 估算功率及麵積 189
9.4 PicoSever架構 191
9.4.1 核心架構和多綫程的影響 192
9.4.2 寬共享總綫架構 193
9.4.3 片上DRAM架構 194
9.4.4 一個CMP架構的多NIC需求 198
9.4.5 在三維堆疊中的熱考慮 198
9.4.6 將閃存集成到PicoServer的影響 200
9.5 結果 205
9.5.1 整體錶現 205
9.5.2 總體功率 208
9.5.3 能源效率的帕纍托（Pareto）圖 209
9.6 結論 212
參考文獻 212

第10章 係統級三維 （3D） 集成電路成本分析與設計探索 216
10.1 介紹 216
10.2 三維集成電路的早期設計評估 217
10.2.1 “蘭特規則”的初探 217
10.2.2 芯片麵積和金屬層估計 218
10.2.3 TSV技術的影響 219
10.3 三維（3D）成本模型 220
10.4 係統級三維IC設計探索 223
10.4.1 評估TSV對芯片麵積的影響 223
10.4.2 三維（3D）IC中減少金屬層的潛力 223
10.4.3 鍵閤工藝:D2W或W2W 224
10.4.4 成本與三維層數 225
10.4.5 異構堆疊 226
10.5 成本驅動型的三維設計流程 227
10.5.1 案例分析:兩層OpenSPARC T1三維處理器 229
10.6 交互對稱設計的三維掩膜版的重復使用 230
10.7 結論 231
參考文獻 231

前言/序言

原書前言

對於一個觀察者來說，紐約市在集成電路設計人員心目中有一個特殊的位置。

曼哈頓結構，模仿瞭著名的街區和街道，常規應用於物理設計:在此範例下，所有的形狀被拆分成矩形，每條綫網都垂直或平行於其他綫網。3D集成電路的齣現將這一規律擴展到曼哈頓的另一個顯著特點，即它的摩天大樓，原因是IC嚮上搭建， 有源器件層堆疊在一起。更準確地說，不再像傳統的2D IC工藝僅有一個帶有有源 器件層的襯底和此層之上的幾層互連綫，3D IC將多個芯片層堆疊在一起。這提升瞭矽實際空間的利用率，並使在堆疊中使用高效的通信結構（就像摩天大樓的電梯）成為可能。

從主流的2D規範到3D顯然不是一小步:在不止一個方麵，這種改變都增加瞭一個新的IC設計維度。三維設計需要創新的工藝和製造技術來可靠地、經濟地 將多層電路堆疊在一起，需要設計方法從電路層次到架構層次均能充分利用3D的 優勢，需要計算機輔助設計（CAD）技術能在設計的所有階段分析和優化電路。

在之前的幾年中，隨著3D工藝技術逐步成熟，3D集成電路已經實現，該領域已經引起瞭研究關注的大爆發。本書的目的就是捕捉當前最先進的技術並嚮讀者綜閤地介紹當前製造工藝、設計方法、計算機輔助設計（CAD）技術的進展。本書的 一部分內容由該領域最前沿的研究構成，細緻探討瞭設計3D集成電路的挑戰與機遇。

3D集成電路的曆史要嚮前追溯很多年，最早可追溯到幾十年前日本政府資助的一個重要研究項目。隻是在最近幾年，3D集成電路纔吸引瞭關注，如今被認為是一種可實現的選項。時至今日，主要的半導體工業巨頭們都在該領域投入瞭大量的資源。因此，3D技術正處在一個齣現重大飛躍的平衡點上。該技術的內容和動 機在第1章中介紹。

3D集成電路覆蓋領域廣，現有的多種3D技術為成本和性能的摺中提供瞭廣闊的空間。這包括多個芯片置於一個襯底上的矽基類工藝，中間層間距為數百微米量級的晶圓級堆疊，以及中間層間距為數十微米量級的薄芯片/晶圓堆疊。前兩者的優點是可以實現緊密封裝和更高層的集成，缺點是常常造成層間通信的大量性能開銷。最後一種，擁有更小的層間距，不僅增加瞭集成層數，而且利用瞭能實際顯 著改善等效2D實現的新結構。這樣先進的技術是本書的重點，此類技術的前沿示例在第2章中有詳細闡述。

在構建3D結構的過程中，大量的問題需要CAD工具和設計技術解決。從2D到3D的變化基本上屬於拓撲結構的變化，因此為3D芯片設計布局規劃、布局及布綫工具是非常重要的。此外，3D芯片單位尺寸內比對應的2D芯片需要更大量 的電流，導緻瞭嚴重的熱和電源傳輸的瓶頸。用於3D的任何物理設計係統必須包 含熱分析部分，並且必須關注電源傳輸網絡的構建問題。所有這些問題在第3～6 章中著重進行瞭說明。在係統層次方麵，3D架構可用於構建新結構。對於傳感器芯片，傳感器可以置於頂層，模擬放大器置於其下，數字信號處理電路再下一層。這種思路已經在概念和實現層次上應用於圖像傳感器和天綫陣列瞭。對於處理器設計，3D結構使存 儲器可以堆疊在處理器之上，從而允許兩者間高速的通信，這將解決此類係統中最 主要的一個性能瓶頸。第7～9章討論瞭幾個係統設計的例子。最後，第10章給齣 瞭一種3D電路成本分析的方法。

我們希望本書能帶給讀者當前3D IC設計的整體狀況和該技術未來的展望。

Sachin Sapatnekar

原書序

我們生活在一個大變革的時代，就像摩爾定律描述的那樣，電子世界最近的幾 十年見證瞭前所未有的成長和進步。摩爾定律預測晶體管的集成度每1.5～2年翻一番。與此同時，單個器件的性能同步提升，功耗同步減小，這也讓集成電路的總功耗保持可控。沒有趨勢可以永遠持續，不幸的是摩爾定律正要麵對這一現狀。幾年前當CMOS器件不再能繼續沿著以往的規律按比例縮小時，睏難就齣現瞭。像柵氧化層厚度等關鍵器件參數已經無法簡單地按比例縮小瞭。結果，器件的關斷電流開始以驚人的比率飆升。這些傳統的按比例縮小技術的連續問題緻使集成電路時鍾頻率降到幾GHz的範圍以內。當然，芯片可以選更高的時鍾頻率，但那樣熱問題將無法控製。這引發瞭近期處理器的多核趨勢，讓每個處理器核最多工作在幾GHz。這樣做的目標是不再通過提升速度提高整體性能，而是通過增加更多的 處理器核來增加並行處理能力以實現性能提升。存在的挑戰是確保通用代碼可以有效地並行化。另一個提升CMOS工藝性能的潛在解決方案是，3D集成電路（3D IC）。通過在垂直方嚮實現多個有源“層”的工藝，益處顯著。全局綫網將大大縮短，互連帶寬將大大提升，延遲將顯著減小。大量的低延遲緩存將被應用，智能物理設計將協助減輕熱和電源傳輸的熱點。三維集成電路工藝為保持摩爾定律預計的進展提供瞭可實現的路徑，而且不需要傳統的按比例縮小。這是未來的一個至關重要的機會。美國國防部先進研究項目局（DAPRA）在許多年前就意識到3D IC工藝的重要性，並對於此領域中具有軍用相關性和應用潛質的項目進行瞭仔細的篩選和資助。這種工藝也有許多潛在的商業價值。針對智能成像器、異質3D集成堆疊和數字性能提升，DAPRA的微係統技術辦公室近年啓動瞭一係列基於3D IC的項目。本書中很多章節的研究結果是由DAPRA在3D IC領域贊助的推動下實現的。3D集成電路技術現在尚處於早期階段，有些工藝剛剛實現而更多的正在開發過程中。然而，它的潛力如此之大以至於一個專注的團隊已經開始認真研究和3D IC相關的EDA、設計以及架構問題，這些研究均已在本書中詳細總結。第1章由來自IBM公司，對設計和工藝均很擅長的專傢很好地介紹瞭這個領域。第2章由來自IBM公司的工藝研究者提供瞭精彩的3D IC關鍵工藝總結，必將使任何設計者和架構工程師受益。第3～6章由加利福尼亞大學洛杉磯分校（UCLA）和明尼蘇達大學的研究者闡述瞭3D IC設計自動化（EDA）的重要問題。這些章節所涉及的關鍵問題包括熱、電氣和布局的管理方法，其挑戰是在建模和物理設計流程期間的一個多層電子堆棧。第7～9章介紹瞭3D設計問題，包括由佐治亞理工學院的專傢介紹的3D處理器設計，由賓夕法尼亞州立大學的專傢介紹的3D片上網絡（NoC）架構，以及由密歇根大學和英特爾公司的專傢介紹的高能效服務器設計的 3D架構研究。本書最後由賓夕法尼亞州立大學的專傢介紹瞭對3D IC技術潛在成 本優勢的係統級分析。像我前麵提到的，我們生活在一個大變革的時代。這些變化讓人驚懼，因為像摩爾定律這種長期證明的預測和規律不再有效瞭。然而挑戰的時刻也是嘗試新想法 的絕佳機會。 3D集成電路技術就是這樣一個新想法。本書將成為重要的先鋒角色，引領研究人員和集成電路工藝進入這一全新的領域。

DARPA微係統技術辦公室 Michael Fritze博士，於弗吉尼亞州阿靈頓，2009年3月

譯者序

本書的作者都是3D集成電路研究領域的專傢，Yuan Xie教授就職於加利福尼亞大學聖巴巴拉分校（University of California at Santa Barbara 3D集成電路設計 EDA、設計和微體係結構 下載 mobi epub pdf txt 電子書