　　本書以Cadence Allegro SPB 16.6軟件為基礎，從設計實踐的角度齣發，以具體電路為範例，以PCB設計流程為順序，由淺入深地介紹元器件建庫、原理圖設計、信號完整性設計、布局、布綫、規則設置、後處理等PCB設計的全過程。本書主要內容包括原理圖輸入、元器件數據集成管理環境的使用、PCB信號完整性設計基礎知識、PCB設計，以及後期電路設計處理需要掌握的各項技能等。無論是前端開發（原理圖設計），還是PCB設計、PCB布綫實體的架構，本書都有全麵詳細的講解，極具參考和學習價值。為便於讀者閱讀、學習，特提供本書範例的下載資源，請訪問http：//yydz.phei.com.cn網站，到“資源下載”欄目下載。

作者簡介

　　周潤景教授，中國電子學會高級會員，IEEE/EMBS會員，國傢自然科學基金項目"高速數字係統的信號與電源完整性聯閤設計與優化”等多項***、省部級科研項目負責人，主要從事模式識彆與智能係統、控製工程的研究與教學工作，具有豐富的教學與科研經驗。

第1章 Cadence Allegro SPB 16．6簡介
1．1 概述
1．2 功能特點
1．3 設計流程
第2章 Capture原理圖設計工作平颱
2．1 Design Entry CIS軟件功能介紹
2．2 原理圖工作環境
2．3 設置圖紙參數
2．4 設置打印屬性
第3章製作元器件及創建元器件庫
3．1 OrCAD\Capture元器件類型與元器件庫
3．2 創建新工程
3．3 創建復閤封裝元器件
3．4 創建其他元器件
習題
第4章創建新設計
4．1 原理圖設計規範
4．2 Capture基本名詞術語
4．3 放置元器件
4．4 創建分級模塊
4．5 修改元器件序號與元器件值
4．6 連接電路圖
4．7 添加網絡組
4．8 標題欄的處理
4．9 添加文本和圖像
4．10 CIS抓取網絡元器件
習題
第5章 PCB設計預處理
5．1 編輯元器件的屬性
5．2 Capture到Allegro PCB Editor的信號屬性分配
5．3 建立差分對
5．4 Capture中總綫（Bus）的應用
5．5 元器件的自動對齊與排列
5．6 原理圖繪製後續處理
5．6．1 設計規則檢查
5．6．2 迴注（Back Annotation）
5．6．3 自動更新元器件或網絡的屬性
5．6．4 生成網絡錶
5．6．5 生成元器件清單和交互參考錶
5．6．6 元器件屬性參數的輸齣與輸入
習題
第6章 Allegro的屬性設置
6．1 Allegro的界麵介紹
6．2 設置工具欄
6．3 定製Allegro環境
6．4 定義和運行腳本
6．5 屬性參數的輸入與輸齣
習題
第7章焊盤製作
7．1 基本概念
7．2 熱風焊盤的製作
7．3 貫通孔焊盤的製作
7．4 貼片焊盤的製作
第8章元器件封裝的製作
8．1 封裝符號基本類型
8．2 集成電路封裝的製作
8．3 連接器（IO）封裝的製作
8．4 分立元器件（DISCRETE）封裝的製作
8．4．1 貼片式分立元器件封裝的製作
8．4．2 直插式分立元器件封裝的製作
8．4．3 自定義焊盤封裝製作
8．4．4 使用閤並Shape創建組閤幾何圖形
習題
第9章 PCB的建立
9．1 建立PCB
9．1．1 使用PCB嚮導（Board Wizard）建立4層PCB
9．1．2 建立PCB機械符號
9．2 建立Demo設計文件
9．3 輸入網絡錶
習題
第10章 PCB設計基礎
10．1 PCB相關問題
10．2 地平麵與地跳躍
10．3 PCB的電氣特性
10．4 PCB布局/布綫注意事項
10．4．1 元器件的布局
10．4．2 PCB疊層設置
10．4．3 綫寬和綫間距
第11章設置設計約束
11．1 間距約束設置
11．2 物理規則設置
11．3 設定設計約束（Design Constraints）
11．4 設置元器件/網絡屬性
習題
第12章布局
12．1 規劃PCB
12．2 手工擺放元器件
12．3 按Room快速擺放元器件
12．4 原理圖與Allegro交互擺放
12．5 交換
12．6 排列對齊元器件
12．7 使用PCB Router自動布局
習題
第13章敷銅
13．1 基本概念
13．2 為平麵層建立形狀（Shape）
13．3 分割平麵
13．4 分割復雜平麵
習題
第14章布綫
14．1 布綫的基本原則
14．2 布綫的相關命令
14．3 定義布綫的格點
14．4 手工布綫
14．5 扇齣（Fanout By Pick）
14．6 群組布綫
14．7 自動布綫的準備工作
14．8 自動布綫
14．9 控製並編輯綫
14．9．1 控製綫的長度
14．9．2 差分布綫
14．9．3 添加T點
14．9．4 45°角布綫調整（Miter By Pick）
14．9．5 改善布綫的連接
14．10 優化布綫（Gloss）
習題
第15章後處理
15．1 重新命名元器件序號
15．2 迴注（Back Annotation）
15．3 文字麵調整
15．4 建立絲印層
15．5 建立孔位圖
15．6 建立鑽孔文件
15．7 建立Artwork文件
15．8 輸齣底片文件
15．9 瀏覽Gerber文件
習題
第16章 Allegro其他高級功能
16．1 設置過孔的焊盤
16．2 更新元器件封裝符號
16．3 Net和Xnet
16．4 技術文件的處理
16．5 設計重用
16．6 DFA檢查
16．7 修改env文件
習題
附錄A 使用LP Wizard自動生成元器件封裝
A．1 製作QFN封裝
A．2 製作BGA封裝

前言/序言

　　在各種電子設計工具中，Cadence具有集仿真、設計、分析於一體的架構，充分考慮瞭如今電子設計團隊閤作的方式，有非常完善的團隊組織與分工模塊，並且在每個模塊、工具的銜接上都做得非常完善、到位。對於有一定電子設計基礎的設計師來說，Cadence可謂是設計工作的最優之選。
　　Cadence最新的PCB設計解決方案OrCAD 16.6提供瞭許多新的性能，增強瞭設計定製能力，並進行瞭重大的性能改善，從而幫助設計師在更短的設計周期內，以更可控的方式完成産品的設計。OrCAD 16.6實現瞭一項重大技術突破，即支持設計師從原理圖設計階段開始實現全流程的信號完整性仿真分析。這樣的設計流程實現瞭高度自動化，改善瞭仿真的易學性和易用性。此外，該設計流程可以有效提高設計分析的效率，尤其對高速數字電路的設計與仿真來說更為突齣。
　　OrCAD 16.6 PCB設計解決方案增強瞭用戶定製功能，模擬性能提高瞭20%，使用戶可以更快、更有預見性地創建産品。同時，新型信號集成流引入瞭更高層次的自動化水平，使得快速設計所需要的預布綫拓撲、約束開發和發展的性能導嚮數字電路模擬具有瞭更好的可用性和生産率。
　　OrCAD 16.6 PSpice通過改善模擬集閤和平均提高20%的模擬速度，提高瞭用戶的生産效率；通過引入多核模擬支持係統，包括大型設計、MOSFETs和BJTs等復雜模型支配的設計，使設計性能得到顯著提高。
　　OrCAD 16.6版本的新型擴展信號集成流提供瞭OrCAD Capture和OrCAD PCB SI産品之間的無縫雙嚮界麵。這種新型集成實現瞭簡化預布綫拓撲、約束開發的自動化和全麵的設計方法，提高生産效率約100%。OrCAD 16.6同時還擴展瞭Tcl編程功能和OrCAD Capture到PSpice的應用方法。因此，用戶可以在標準的“即取即用”解決方案所能提供的範圍外擴展和定製其模擬數據和環境。通過Tcl調用模擬數據和環境，用戶可以利用自定義等方式和方程式來定製允許任何參數、map用戶參數或PSpice程序的模擬。
　　Cadence有非常強大的功能，但限於篇幅無法全麵介紹，不過本書還是在一個四層闆例程的基礎上對PCB設計的基礎流程做瞭相對比較詳細的講解和介紹。
　　本書由周潤景、張晨編著，其中張晨編寫瞭第5章和第6章，其餘章節由周潤景編寫。全書由周潤景教授統稿。參加本書編寫的還有薑攀、托亞、王洪艷、張龍龍、劉曉霞、薑曉黎、何茹、蔣詩俊、賈雯、張紅敏、張麗敏、周敬和宋誌清。
　　由於作者水平有限，書中不妥之處敬請廣大讀者批評指正。
　　編者著

Cadence高速電路闆設計與實踐（第2版）下載 mobi epub pdf txt 電子書

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