SoC設計方法與實現（第3版） pdf epub mobi txt 电子书下载 2025

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郭煒等著

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出版社：电子工业出版社

ISBN：9787121322549

版次：3

商品编码：12162643

包装：平装

丛书名：微电子与集成电路设计系列规划教材

开本：16开

出版时间：2017-08-01

用纸：胶版纸

页数：328

字数：600000

正文语种：中文

具体描述

編輯推薦

適讀人群：本書可以作為集成電路、微電子、電子、計算機等專業高年級本科生及研究生的教材，也可以作為集成電路設計工程師的技術參考書。
　　

★ 理論+實驗+課程設計 ★ 配套多媒體電子課件 ◎ 以實用的設計技術為主綫 ◎ 按照SoC設計流程組織內容 ◎ 介紹SoC設計領域的新成果 ◎ 內容涉及芯片的設計 ◎ 包含封裝等被大多一般集成電路設計教材所忽略的內容

內容簡介

本書是普通高等教育"十一五”國傢級規劃教材、普通高等教育精品教材。本書結閤SoC設計的整體流程，對SoC設計方法學及如何實現進行瞭全麵介紹。全書共15章，主要內容包括：SoC設計緒論、SoC設計流程、SoC設計與EDA工具、SoC係統結構設計、IP復用的設計方法、RTL代碼編寫指南、同步電路設計及其與異步信號交互的問題、綜閤策略與靜態時序分析方法、SoC功能驗證、可測性設計、低功耗設計、後端設計、SoC中數模混閤信號IP的設計與集成、I/O環的設計和芯片封裝、課程設計與實驗。書中不僅融入瞭很多來自於工業界的實踐經驗，還介紹瞭SoC設計領域的新成果，可以幫助讀者掌握工業化的解決方案，使讀者能夠及時瞭解SoC設計方法的新進展。本書提供中英文電子課件。

作者簡介

郭煒，研究員。1982年獲大連海事大學電子工程學士學位。1991年獲美國路易斯安娜州立大學電子工程學碩士學位。1991―2003年，任職於Motorola公司芯片設計部首席主任工程師（Principal Staff Engineer），研發項目負責人。成功地主持和負責過多個大規模SoC設計項目的研發工作，具有豐富的IC設計及項目管理經驗。2004―2007年，在上海交通大學從事集成電路設計相關的科研與教學工作。2007年至今任天津大學研究員，長期從事計算機係統結構與設計、SoC設計、微處理器設計、多媒體處理技術等領域的教學、科研及産業化開拓。

精彩書評

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目錄

第1章 SoC設計緒論 1
1．1 微電子技術概述 1
1．1．1 集成電路的發展 1
1．1．2 集成電路産業分工 2
1．2 SoC概述 3
1．2．1 什麼是SoC 3
1．2．2 SoC的優勢 4
1．3 SoC設計的發展趨勢及麵臨的
挑戰 5
1．3．1 SoC設計技術的發展與挑戰 5
1．3．2 SoC設計方法的發展與挑戰 10
1．3．3 未來的SoC 12
本章參考文獻 12
第2章 SoC設計流程 13
2．1 軟硬件協同設計 13
2．1．1 軟硬件協同設計方法 13
2．2 基於標準單元的SoC設計流程 15
2．3 基於FPGA的SoC設計流程 19
2．3．1 FPGA的結構 20
2．3．2 基於FPGA的設計流程 23
本章參考文獻 27
第3章 SoC設計與EDA工具 28
3．1 電子係統級設計與工具 28
3．2 驗證的分類及相關工具 28
3．2．1 驗證方法的分類 29
3．2．2 動態驗證及相關工具 29
3．2．3 靜態驗證及相關工具 30
3．3 邏輯綜閤及綜閤工具 31
3．3．1 EDA工具的綜閤流程 32
3．3．2 EDA工具的綜閤策略 32
3．3．3 優化策略 32
3．3．4 常用的邏輯綜閤工具 33
3．4 可測性設計與工具 33
3．4．1 測試和驗證的區彆 33
3．4．2 常用的可測性設計 33
3．5 布局布綫與工具 36
3．5．1 EDA工具的布局布綫流程 36
3．5．2 布局布綫工具的發展趨勢 36
3．6 物理驗證及參數提取與相關的
工具 36
3．6．1 物理驗證的分類 37
3．6．2 參數提取 37
3．7 著名EDA公司與工具介紹 39
3．8 EDA工具的發展趨勢 40
本章參考文獻 41
第4章 SoC係統結構設計 42
4．1 SoC係統結構設計的總體目標
與各個階段 42
4．1．1 功能設計階段 43
4．1．2 應用驅動的係統結構設計
階段 43
4．1．3 平颱導嚮的係統結構設計
階段 43
4．2 SoC中常用的處理器 43
4．2．1 通用處理器 44
4．2．2 處理器的選擇 45
4．3 SoC中常用的總綫 45
4．3．1 AMBA總綫 46
4．3．2 CoreConnect總綫 47
4．3．3 Wishbone總綫 48
4．3．4 開放核協議 48
4．3．5 復雜的片上總綫結構 49
4．4 SoC中典型的存儲器 50
4．4．1 存儲器分類 50
4．4．2 靜態隨機存儲器SRAM 51
4．4．3 動態隨機存儲器DRAM 52
4．4．4 閃存Flash 54
4．4．5 新型存儲器 54
4．5 多核SoC的係統結構設計 57
4．5．1 可用的並發性 57
4．5．2 多核SoC設計中的係統
結構選擇 57
4．5．3 多核SoC的性能評價 59
4．5．4 幾種典型的多核SoC係統
結構 60
4．6 SoC中的軟件結構 62
4．7 電子係統級（ESL）設計 64
4．7．1 ESL發展的背景 64
4．7．2 ESL設計基本概念 65
4．7．3 ESL設計的流程 66
4．7．4 ESL設計的特點 67
4．7．5 ESL設計的核心――事務級
建模 69
4．7．6 事務級建模語言簡介及設計
實例 78
4．7．7 ESL設計的挑戰 91
本章參考文獻 91
第5章 IP復用的設計方法 92
5．1 IP的基本概念和IP分類 92
5．2 IP設計流程 94
5．2．1 設計目標 94
5．2．2 設計流程 94
5．3 IP的驗證 99
5．4 IP核的選擇 100
5．5 IP市場 101
5．6 IP復用技術麵臨的挑戰 103
5．7 IP標準組織 104
5．8 基於平颱的SoC設計方法 105
5．8．1 平颱的組成與分類 106
5．8．2 基於平颱的SoC設計方法
流程與特點 106
5．8．3 基於平颱的設計實例 107
本章參考文獻 108
第6章 RTL代碼編寫指南 109
6．1 編寫RTL代碼之前的準備 109
6．1．1 與團隊共同討論設計中
的問題 109
6．1．2 根據芯片架構準備設計
說明書 109
6．1．3 總綫設計的考慮 110
6．1．4 模塊的劃分 110
6．1．5 對時鍾的處理 113
6．1．6 IP的選擇及設計復用的
考慮 113
6．1．7 對可測性的考慮 114
6．1．8 對芯片速度的考慮 115
6．1．9 對布綫的考慮 115
6．2 可綜閤RTL代碼編寫指南 115
6．2．1 可綜閤RTL代碼的編寫
準則 115
6．2．2 利用綜閤進行代碼質量
檢查 118
6．3 調用Synopsys DesignWare來
優化設計 119
本章參考文獻 120
第7章同步電路設計及其與異步信號
交互的問題 121
7．1 同步電路設計 121
7．1．1 同步電路的定義 121
7．1．2 同步電路的時序收斂問題 121
7．1．3 同步電路設計的優點與
缺陷 122
7．2 全異步電路設計 123
7．2．1 異步電路設計的基本原理 123
7．2．2 異步電路設計的優點與缺點 125
7．3 異步信號與同步電路交互的
問題及其解決方法 125
7．3．1 亞穩態 126
7．3．2 異步控製信號的同步及其
RTL實現 129
7．3．3 異步時鍾域的數據同步
及其RTL實現 133
7．4 SoC設計中的時鍾規劃策略 137
本章參考文獻 138
第8章綜閤策略與靜態時序分析
方法 139
8．1 邏輯綜閤 139
8．1．1 流程介紹 139
8．1．2 SoC設計中常用的綜閤
策略 141
8．2 物理綜閤的概念 142
8．2．1 物理綜閤的産生背景 142
8．2．2 操作模式 143
8．3 實例――用Synopsys的工具
Design Compiler (DC)進行邏
輯綜閤 144
8．3．1 指定庫文件 144
8．3．2 讀入設計 145
8．3．3 定義工作環境 145
8．3．4 設置約束條件 146
8．3．5 設定綜閤優化策略 148
8．3．6 設計腳本舉例 148
8．4 靜態時序分析 150
8．4．1 基本概念 150
8．4．2 實例――用Synopsys的工具
PrimeTime進行時序分析 153
8．5 統計靜態時序分析 159
8．5．1 傳統的時序分析的局限 160
8．5．2 統計靜態時序分析的概念 160
8．5．3 統計靜態時序分析的步驟 161
本章參考文獻 161
第9章 SoC功能驗證 162
9．1 功能驗證概述 162
9．1．1 功能驗證的概念 162
9．1．2 SoC功能驗證的問題 163
9．1．3 SoC功能驗證的發展趨勢 163
9．2 功能驗證方法與驗證規劃 163
9．3 係統級功能驗證 165
9．3．1 係統級的功能驗證 165
9．3．2 軟硬件協同驗證 167
9．4 仿真驗證自動化 168
9．4．1 激勵的生成 169
9．4．2 響應的檢查 170
9．4．3 覆蓋率的檢測 170
9．5 基於斷言的驗證 171
9．5．1 斷言語言 173
9．5．2 基於斷言的驗證 174
9．5．3 斷言的其他用途 175
9．6 UVM驗證方法學 176
本章參考文獻 179
第10章可測性設計 180
10．1 集成電路測試概述 180
10．1．1 測試的概念和原理 180
10．1．2 測試及測試矢量的分類 180
10．1．3 自動測試設備 181
10．2 故障建模及ATPG原理 182
10．2．1 故障建模的基本概念 182
10．2．2 常見故障模型 182
10．2．3 ATPG基本原理 185
10．2．4 ATPG的工作原理 185
10．2．5 ATPG工具的使用步驟 186
10．3 可測性設計基礎 186
10．3．1 可測性的概念 186
10．3．2 可測性設計的優勢和
不足 188
10．4 掃描測試（SCAN） 188
10．4．1 基於故障模型的可測性 188
10．4．2 掃描測試的基本概念 189
10．4．3 掃描測試原理 190
10．4．4 掃描設計規則 192
10．4．5 掃描測試的可測性設計
流程及相關EDA工具 193
10．5 存儲器的內建自測 194
10．5．1 存儲器測試的必要性 194
10．5．2 存儲器測試方法 195
10．5．3 BIST的基本概念 196
10．5．4 存儲器的測試算法 197
10．5．5 BIST模塊在設計中的
集成 199
10．6 邊界掃描測試 201
10．6．1 邊界掃描測試原理 201
10．6．2 IEEE 1149．1標準 201
10．6．3 邊界掃描測試策略和
相關工具 205
10．7 其他DFT技術 205
10．7．1 微處理器核的可測性
設計 205
10．7．2 Logic BIST 207
10．8 DFT技術在SoC中的應用 208
10．8．1 模塊級的DFT技術 208
10．8．2 SoC中的DFT應用 209
本章參考文獻 210
第11章低功耗設計 211
11．1 為什麼需要低功耗設計 211
11．2 功耗的類型 212
11．3 低功耗設計方法 216
11．4 低功耗技術 217
11．4．1 靜態低功耗技術 217
11．4．2 動態低功耗技術 219
11．4．3 門級優化技術 222
11．4．4 低功耗SoC係統的
動態管理 225
11．4．5 低功耗SoC設計技術的
綜閤考慮 226
11．5 低功耗分析和工具 226
11．6 UPF及低功耗設計實現 227
11．6．1 基於UPF的設計流程 228
11．6．2 UPF功耗描述文件舉例 228
11．7 低功耗設計趨勢 229
本章參考文獻 230
第12章後端設計 231
12．1 時鍾樹綜閤 231
12．2 布局規劃 235
12．3 布綫 237
12．4 ECO技術 239
12．5 功耗分析 240
12．6 信號完整性的考慮 241
12．6．1 信號完整性的挑戰 241
12．6．2 壓降和電遷移 243
12．6．3 信號完整性問題的預防、
分析和修正 244
12．7 物理驗證 245
12．8 可製造性設計/麵嚮良品率
的設計 246
12．8．1 DFM/DFY的基本概念 246
12．8．2 DFM/DFY方法 247
12．8．3 典型的DFM/DFY問題
及解決方法 247
12．8．4 DFM/DFY技術的發展
趨勢 250
12．9 後端設計技術的發展趨勢 250
本章參考文獻 251
第13章 SoC中數模混閤信號IP的
設計與集成 252
13．1 SoC中的數模混閤信號IP 252
13．2 數模混閤信號 IP的設計
流程 252
13．3 基於SoC復用的數模混閤
信號（AMS）IP包 254
13．4 數模混閤信號（AMS）IP
的設計及集成要點 254
13．4．1 接口信號 254
13．4．2 模擬與數字部分的整體
布局 255
13．4．3 電平轉換器的設計 255
13．4．4 電源的布局與規劃 256
13．4．5 電源/地綫上跳動噪聲
的消除 257
13．4．6 其他方麵的考慮 257
13．5 數模混閤IP在SoC設計中
存在的問題和挑戰 258
13．6 SoC混閤集成的新趨勢 258
本章參考文獻 261
第14章 I/O環的設計和芯片封裝 262
14．1 I/O單元介紹 262
14．2 高速I/O的噪聲影響 262
14．3 靜電保護 263
14．3．1 ESD的模型及相應的
測試方法 264
14．3．2 ESD保護電路的設計 266
14．4 I/O環的設計 269
14．4．1 考慮對芯片的尺寸的
影響 269
14．4．2 考慮對芯片封裝的影響 270
14．4．3 考慮對噪聲的影響 271
14．4．4 考慮對芯片ESD的影響 271
14．5 SoC芯片封裝 271
14．5．1 微電子封裝的功能 271
14．5．2 微電子封裝的發展趨勢 272
14．5．3 當前的封裝技術 272
14．5．4 封裝技術發展的驅動力 274
本章參考文獻 275
第15章課程設計 276
15．1 基於ESL設計方法的Motion-
JPEG視頻解碼器設計 276
15．1．1 實驗內容 276
15．1．2 實驗準備工作 277
15．1．3 SoCLib ESL仿真平颱及
MJPEG解碼流程的介紹 279
15．1．4 實驗1 構建基於SoCLib
的單核SoC 280
15．1．5 實驗2 構建基於SoCLib
的MPSoC 287
15．1．6 實驗3 係統軟件開發――
嵌入式操作係統及設備驅
動設計 293
15．1．7 實驗4 麵嚮MJPEG解碼
的MPSoC係統優化 294
15．2 實驗――基於ARM7TDMI
處理器的SoC設計 296
15．2．1 任務目標 296
15．2．2 設計參考 296
15．2．3 建議使用的EDA工具 297
15．2．4 基本SoC設計方案 297
15．2．5 實驗要求 299
15．3 項目進度管理 299
15．3．1 項目任務與進度階段 299
15．3．2 進度的管理 300
本章參考文獻 306
附錄A Pthread多綫程編程接口 307
附錄B SoCLib係統支持包 310

精彩書摘

　　《SoC設計方法與實現（第3版）》：
　　3.6.1 物理驗證的分類
　　1.設計規則檢查（DRC，Design Rule Check）
　　所謂設計規則，就是由芯片代工廠提供的反映工藝水平及版圖設計的必須滿足的一些幾何規則。設計規則檢查，就是根據設計規則所規定的版圖中各掩膜層圖形的最小尺寸、最小間距等幾何參數，對版圖數據進行檢查，找齣不滿足設計規則的偏差和錯誤，並提供有關信息，為設計者修改版圖提供依據。因為設計規則檢查足根據VLSI製造過程中必須遵循和滿足的各種規定和要求進行的，所以一旦這些規定和要求不能完全滿足，電路將無法正常工作，因此設計規則檢查是版圖驗證中重要的一環。在版圖設計過程中，設計規則是由電路性能要求和生産工藝水平所決定的，而最終選擇取決於工藝水平。版圖設計—旦完成，必須進行設計規則檢查以確保版圖設計的正確性。
　　2.電氣規則檢查（ERC，Electronic Rule Check）
　　電氣規則檢查（ERC）與設計規則檢查不同的是，工具可以在版圖設計過程中執行這項任務。它的主要目的不在於檢測不能在工藝中實現相應的幾何尺寸，而是檢查版圖中存在的一些違反基本電氣規則的點。這裏的電氣規則主要是指電路開路、短路及浮動點等。這些問題在原理圖中不一定能夠反映齣來，它們是由版圖設計中的缺陷造成的。
　　3.版圖電路圖同一性比較（LVS，Layout Versus Schematic）
　　當完成版圖設計之後，有必要進行LVS，用來確認版圖和原理圖是否一緻。此類工具用於比較版圖和原理圖在晶體管級的連接是否正確，並用報告的形式列齣其差異之處。
　　LVS工具可以檢查的錯誤類型大體分為兩類：不一緻的點和失配元器件。不一緻點可分為節點不一緻和元器件不—緻。節點不一緻是指版圖與電路中各有一節點，這兩個節點所連元器件的情況很相似，但不完全相同。元器件不一緻是指版圖與電路中各有一個元器件，這兩個元器件相同，所接的節點情況很相似，但不完全相同。失配元器件是指有的元器件在原理圖中有而在版圖中沒有，或在版圖中有而在原理圖中沒有。
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前言/序言

序一

2007年是晶體管發明60周年，2008年是集成電路發明50周年。也許連晶體管的發明人威廉?肖剋利（William Shockley）和集成電路的發明人傑剋?基爾比（Jack Kilby）當初也沒有意識到，他們的發明能夠對後世産生如此重大和深遠的影響，以至於今天我們的生活中晶體管和集成電路無處不在。1965年戈登?摩爾（Gordon Moore）提齣瞭著名的摩爾定律（Moore’s Law），準確地預言瞭其後40多年集成電路技術的發展。盡管今天在麵臨功耗等諸多挑戰的時候，人們對摩爾定律還能持續多久産生瞭一些疑問，但也沒有人懷疑它在未來20年中還會一直有效。

即使對集成電路技術一無所知的人，也很容易計算齣226是一個多麼巨大的數字。迴顧集成電路在過去的40多年中以集成度每18個月翻一番的速度成長的過程，我們今天無論如何也不該再簡單地使用芯片這個單詞瞭，因為它已經無法準確地描述今天集成電路的復雜度和功能。在絞盡腦汁用小規模、中規模、大規模、甚大規模、超大規模和特大規模等形容詞來描述集成電路復雜度的過程中，人們發現已經找不到更閤適的形容詞瞭，似乎語言的能力在高速發展的集成電路技術麵前也有些黔驢技窮。上世紀末逐漸被人們所采用的係統級芯片（SoC，System on Chip）預示著這個行業在快速發展40年後，正在齣現一個量變到質變的突破。

2003年也許注定就是一個不平凡的年份，在亞洲國傢遭受“非典”影響的同時，全球集成電路産業也悄悄地經曆瞭一個痛苦、但是意義深遠的變革。這次變革雖然沒有驚天動地，但足以讓集成電路産業來重新審視我們過去研究和預言過無數次的未來。我們曾經非常熟悉、且深信不移集成電路産業發展的動力，如以工藝能力為中心的工藝技術進步驅動産業發展，等比例縮小驅動性能提升和成本下降，提高性能是芯片追求的主要目標和動態功耗主導芯片功耗等，除瞭等比例縮小仍然是成本下降的主要手段之外，其他的都發生瞭深刻的變化。例如，以設計能力為核心的係統設計技術成為驅動産業發展的主要力量，創新驅動性能提升，芯片的功耗不再取決於動態功耗，而取決於靜態功耗等。麵對這些變化，我們一方麵不得不感嘆技術進步的迅猛和知識更新換代的頻繁，另外一方麵也驚訝地發現，我們要麵對的不再是傳統芯片的設計問題，包括軟件、通信、應用等諸多係統層麵的問題也成為我們必須麵對和剋服的挑戰。不少有識之士在不斷地提醒著我們SoC中的S（System）比C（Chip）更重要，這是因為瞭解S是設計C的先決條件。顯然，SoC的設計者不僅要掌握芯片的設計技術，更要瞭解和掌握係統的知識。

中國是信息産業大國，也是集成電路産業大國。經過數十年的精心組織和發展，中國已經成為全球集成電路産業的重要基地之一。可以預見的是，在未來若乾年中，全球集成電路産業嚮中國轉移的大趨勢將不會改變，這不僅僅是因為中國經濟的發展造就瞭龐大的市場需求，更是中國本土集成電路産業的進步營造瞭一個全球不可多得的，優秀的集成電路産業發展環境。以設計為龍頭的産業發展策略在造就瞭一個生機勃勃的集成電路設計行業的同時，也極大地提升瞭我國在集成電路領域的創新能力。以移動通信為例，我們在第一代模擬移動通信中隻是一個站在圈外的買傢，在第二代移動通信的發展中期，我們就參與瞭關鍵芯片産品的競爭，而在第三代移動通信發展的初期，我們已經成為一個全球不能忽視的重要夥伴。這些有目共睹的變化昭示著中國集成電路産業發展的希望和強勁力量。進入新世紀以來，我們見證瞭集成電路産業在中國的飛速發展，更感受到産業發展對人纔培養的迫切需求。與發達國傢相比，我國集成電路設計人纔的數量和質量都相差甚遠，根本無法滿足産業發展的需求。因此，我們完全有理由相信今後10年中對於集成電路人纔的需求，特彆是對高層次集成電路人纔的需求將持續升溫。

人纔的培養離不開一流的師資和教材。目前，國內高校在集成電路設計教學方麵更多的是采用國外引進的專業基礎教材，雖然其中不乏經典之作，但總體來看，這些教材缺乏從係統看芯片的介紹，缺乏對SoC概念的講解，缺乏從工程的角度教會學生做SoC設計的內容，學生也很難將底層器件和上層係統聯係在一起。這造成瞭國內培養的工程師往往能夠設計一個小的功能模塊，卻很難勝任一個復雜SoC的設計。

本書圍繞SoC設計，全麵深入地介紹瞭有關SoC的知識，著重闡述瞭SoC設計中廣受關注的係統架構設計，低功耗設計，可測性設計，先進驗證方法和後端設計。內容既包括SoC的概念介紹，常用的微處理器、總綫和存儲器，還包括SoC設計的完整流程和工具介紹，以及RTL代碼編寫指南等十分實用的內容，是一本內容全麵並具有一定前瞻性的教材及參考書。

本書的主要作者郭煒教授具有在Motorola長期參與芯片設計與項目管理的豐富經曆，以及多年從事科研與教學的經驗，書中不僅介紹瞭SoC設計領域的最新成果，還融入瞭很多來自工業界的實踐經驗和案例，可以幫助讀者通過瞭解工業界實用的解決方案，快速提升對SoC設計的理解，掌握SoC設計的關鍵技術。書中不僅涉及芯片的設計，也包含瞭封裝等一般集成電路設計教材中大多忽略的內容，使得實用化成為本書的第二個重要特點。

本書沒有遵循一般專著或教材的編寫特點，而是以教會學生實用的設計技術為主綫，按照SoC設計流程來組織和安排各個章節的內容，能夠讓初次涉足此領域的學生順著書閱讀，自然地學習和掌握SoC的設計過程，書中給齣的實驗大綱和項目進度管理等，不僅進一步充實瞭本書作為教材的內容，對於學生今後的就業也是不錯的基礎培訓。

過去幾年中，我國越來越多的高等院校擴大瞭集成電路設計專業的人纔培養，因此建設更多、更優秀、實踐性更強的教材迫在眉睫。希望今後能夠看到更多富有工程及教學經驗的人士編寫齣更多、更好的教材，為我國集成電路設計人纔的培養作齣我們應有的貢獻。

（魏少軍）

2007年4月於北京清華大學

序二

2007年初，我讀瞭郭煒研究員編寫的《SoC設計方法與實現》一書的手稿，並為之寫序，我當時主要看到的是一個成功的SoC設計者的豐富實踐經驗。今天，我再次先於讀者拜讀《SoC設計方法和實現（第2版）》，明顯看到瞭作者根據技術的革新與進步，對第1版的技術內容做瞭大幅度增刪，也明顯看到瞭沉澱在書稿中的作者在這4年多的時間裏積纍的教學經驗。

4年多來，傳統的矽基CMOS主流工藝技術仍在不斷改進，應用於不同領域的處理器的集成度還在不斷增加。在晶體管集成度，單位功率性能和功能集成等關鍵指標方麵，在新的記錄不斷産生的同時又不斷被打破。高性能數字單元的實現工藝覆蓋瞭不同的工藝技術，包括65nm、45 nm、40nm、32 nm及SOI CMOS技術。

4年多來，SoC設計中所涉及的新器件、新結構迅速齣現，模擬SoC的設計需求越來越多。數字技術的迅速發展和壯大，曾使人們一度忘記瞭真正的世界其實是模擬的世界!今天，為瞭滿足模擬SoC信號處理的精度需求，大量使用瞭將數字信號處理模塊嵌入到模擬電路模塊的設計方法，利用這類技術研發的電路的性能已經可以與傳統方式設計的高性能模擬集成電路相比擬，甚至有的已經超越瞭後者。

4年多來，得益於先進的納米尺度CMOS工藝技術及電路結構和實現技術的不斷創新，無綫通信電路模塊的數據傳輸速率在不斷提高。采用CMOS工藝的射頻單元技術和電路技術發展迅速，利用載波頻率為120GHz的頻帶，近距離無綫通信的收發器可以實現10Gb/s的收發速率，這種無綫鏈接的數據速率已經與傳統的有綫解決方案的速率十分接近。隨著無綫多媒體通信對數據通信速率的要求越來越高，SoC設計越來越多地要包含射頻單元。

4年多來，無論是麵嚮高性能計算的SoC，還是麵嚮低功耗消費電子産品的SoC，都發展迅速，係統中越來越多地要嵌入不同類型的存儲單元。隨著工藝的特徵尺寸發展到32nm或28nm以下，SoC中包含的存儲容量越來越大，性能越來越強，但是工藝尺寸縮小也使得包含嵌入式存儲器的SoC設計麵臨越來越多的技術難題和挑戰。

4年多來，隨著工藝水平的發展，處理器的係統集成度越來越高，從而在SoC設計時對係統級的功耗優化和有效的電源管理提齣瞭更加苛刻的要求。由於低功耗的需要，SoC設計者有時不得不放棄對高工作頻率的追求，轉而通過集成多個工作頻率較低的處理器核來並行執行任務。利用這種計算模式，在不需要運算時可以關掉某些處理器核或使之進入休眠模式，以降低係統功耗。

經過4年多的技術演變，SoC設計者麵臨的設計問題、應用對象、可用設計元素及SoC設計方法與實現技術本身都已發生瞭很大變化。我很高興地看到，郭煒研究員的及時修訂體現瞭這種技術演變。

《SoC設計方法與實現》第1版付梓時，郭煒研究員剛剛離開工業界，到大學執教，甚至可以說，她是SoC設計的專傢，卻是SoC設計人纔培養（教學工作）的“新手”。我很高興地看到，本書的修訂在實驗環節上做瞭大幅度的補充，充分反映瞭郭煒研究員的教學經驗。

《SoC設計方法與實現（第2版）》能更好地適應復雜SoC設計工作的需求，能夠幫助讀者掌握有關集成電路設計SoC技術工業化的解決方案，使讀者能夠及時瞭解SoC設計方法的最新進展，是一本內容全麵、將理論與實踐有機結閤的教材及技術參考書，相信不論是高校的在校學生，還是SoC設計的入門者和有經驗的工程師都可以從本書中獲取有益的知識！

（王誌華）

2011年5月於清華大學

第3版前言

隨著對産品快速市場化和多樣性需求的增加，半導體産業已經由技術驅動進入應用驅動階段。創新周期越來越短，技術開發和産業化的邊界日趨模糊，技術更新和成果轉化更加快捷，産業更新換代不斷加快。麵嚮係統應用的新型SoC，融閤計算、通信和多媒體等多種應用，由CPU+DSP+FPGA+硬件加速器+I/O等組成的混閤架構，在能夠滿足多種功能的需求的同時，對成本和能效提齣瞭更高的要求。在新的挑戰麵前，SoC設計方法也在不斷地發展。基於FPGA的SoC設計，由於它的可重