1. QUAD_RESET: 上電時,使rst_qd_c 和tx_pcs_rst_ch[3:0]_c 有效。
评分文件將包括Tx復位狀態機和Rx復位狀態機。
评分當通過ispLEVER 模塊生成器生成PCS模塊時,如果選擇瞭“Error Status Ports” ,根據PCS/FPGA接口的
评分需要400,000 個參考時鍾周期(最差情況下)來申明CDR PLL鎖定
评分4. CHECK_LOL_LOS: 釋放rx_serdes_rst_ch_c 。復位TIMER2 。對於1 字節插入/ 刪除(CC_MATCH_MODE = “1”),跳過字節必須分配給屬性 CC_MATCH4。
评分rx_cdr_lol_ch[3:0]_s 狀態信號是CDR鎖定狀態指示符,如上定義。然而,在 CDR鎖定過程中,當沒有輸入數據齣
评分2. RX_SERDES_RESET: 使rx_serdes_rst_ch[3:0]_c 和rx_pcs_rst_ch[3:0]_c 有效。
评分現時,CDR PLL將鎖定到一個參考時鍾。這避免瞭在其恢復時,輸入數據被忽略。
评分2. WAIT_FOR_TIMER1: 啓動TIMER1 。等待至少20 ns。
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