納米集成電路製造工藝（第2版） pdf epub mobi txt 电子书下载 2025

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張汝京等著

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出版社：清华大学出版社

ISBN：9787302452331

版次：2

商品编码：12116758

包装：平装

开本：16开

出版时间：2017-01-01

用纸：胶版纸

页数：471

字数：744000

正文语种：中文

具体描述

編輯推薦

　　超大規模集成電路的生産工藝，從“微米級”到“納米級”發生瞭許多根本上的變化。甚至，從45nm縮小至28nm（以及更小的綫寬）也必須使用許多新的生産觀念和技術。
　　張汝京先生是隨著半導體産業的發展成長起來的領軍人物，見證瞭幾個技術世代的興起與淘汰。他本人有著深厚的學術根基，以及豐富的産業經驗，其帶領的團隊是多年來在**半導體代工廠一綫工作的科研人員，掌握瞭業界領先的製造工藝。他們處理實際問題的經驗以及從産業齣發的獨特技術視角，相信會給讀者帶來啓發和幫助。

內容簡介

　　本書共19章，涵蓋先進集成電路工藝的發展史，集成電路製造流程、介電薄膜、金屬化、光刻、刻蝕、錶麵清潔與濕法刻蝕、摻雜、化學機械平坦化，器件參數與工藝相關性，DFM（DesignforManufacturing），集成電路檢測與分析、集成電路的可靠性，生産控製，良率提升，芯片測試與芯片封裝等內容。
　　再版時加強瞭半導體器件方麵的內容，增加瞭先進的FinFET、3DNAND存儲器、CMOS圖像傳感器以及無結場效應晶體管器件與工藝等內容。

作者簡介

　　張汝京(Richard Chang)，1948年齣生於江蘇南京，畢業於颱灣大學機械工程學係，於布法羅紐約州立大學獲得工程科學碩士學位，並在南方衛理公會大學獲得電子工程博士學位。曾在美國德州儀器工作20年。他成功地在美國、日本、新加坡、意大利及中國颱灣地區創建並管理10個集成電路工廠的技術開發及運營。1997年加入世大集成電路（WSMC）並齣任總裁。2000年4月創辦中芯國際集成電路製造（上海）有限公司並擔任總裁。2012年創立昇瑞光電科技（上海）有限公司並齣任總裁，主要經營LED等及其配套産品的開發、設計、製造、測試與封裝等。2014年6月創辦上海新昇半導體科技有限公司並齣任總裁, 承擔國傢科技重大專項（簡稱“02專項”）的核心工程——“40—28納米集成電路製造用300毫米矽片”項目。張博士擁有超過30年的半導體芯片研發和製造經驗。2005年4月，榮獲中華人民共和國國務院頒發國際科學技術閤作奬。2006年獲頒中國半導體業領軍人物稱號。2008年3月，被半導體國際雜誌評為2007年度人物並榮獲SEMI中國産業卓越貢獻奬。2012年成為上海市韆人計劃專傢。2014年於上海成立新昇半導體科技有限公司，從事300毫米高端大矽片的研發、製造與行銷。

內頁插圖

第1章半導體器件
1．1N型半導體和P型半導體
1．2PN結二極管
1．2．1PN結自建電壓
1．2．2理想PN結二極管方程
1．3雙極型晶體管
1．4金屬�慚躉�物�舶氳繼宄⌒в�晶體管
1．4．1綫性模型
1．4．2非綫性模型
1．4．3閾值電壓
1．4．4襯底偏置效應
1．4．5亞閾值電流
1．4．6亞閾值理想因子的推導
1．5CMOS器件麵臨的挑戰
1．6結型場效應晶體管
1．7肖特基勢壘柵場效應晶體管
1．8高電子遷移率晶體管
1．9無結場效應晶體管
1．9．1圓柱體全包圍柵無結場效應晶體管突變耗盡層近似器件模
1．9．2圓柱體全包圍柵無結場效應晶體管完整器件模型
1．9．3無結場效應晶體管器件製作
1．10量子阱場效應晶體管
1．11小結
參考文獻
第2章集成電路製造工藝發展趨勢
2.1引言
2.2橫嚮微縮所推動的工藝發展趨勢
2.2.1光刻技術
2.2.2溝槽填充技術
2.2.3互連層RC延遲的降低
2.3縱嚮微縮所推動的工藝發展趨勢
2.3.1等效柵氧厚度的微縮
2.3.2源漏工程
2.3.3自對準矽化物工藝
2.4彌補幾何微縮的等效擴充
2.4.1高k金屬柵
2.4.2載流子遷移率提高技術
2.5展望
參考文獻
第3章CMOS邏輯電路及存儲器製造流程
3.1邏輯技術及工藝流程
3.1.1引言
3.1.2CMOS工藝流程
3．1．3適用於高k柵介質和金屬柵的柵最後形成或置換金屬柵
CMOS工藝流程
3．1．4CMOS與鰭式MOSFET(FinFET)
3.2存儲器技術和製造工藝
3.2.1概述
3.2.2DRAM和eDRAM
3.2.3閃存
3.2.4FeRAM
3.2.5PCRAM
3.2.6RRAM
3.2.7MRAM
3.2.83D NAND
3．2．9CMOS圖像傳感器
3．3無結場效應晶體管器件結構與工藝
參考文獻
第4章電介質薄膜沉積工藝
4.1前言
4.2氧化膜/氮化膜工藝
4.3柵極電介質薄膜
4.3.1柵極氧化介電層�駁�氧化矽(SiOxNy)
4.3.2高k柵極介質
4.4半導體絕緣介質的填充
4.4.1高密度等離子體化學氣相沉積工藝
4.4.2O3�睺EOS的亞常壓化學氣相沉積工藝
4.5超低介電常數薄膜
4.5.1前言
4.5.2RC delay對器件運算速度的影響
4.5.3k為2.7~3.0的低介電常數材料
4.5.4k為2.5的超低介電常數材料
4.5.5刻蝕停止層與銅阻擋層介電常數材料
參考文獻
第5章應力工程
5.1簡介
5.2源漏區嵌入技術
5.2.1嵌入式鍺矽工藝
5.2.2嵌入式碳矽工藝
5.3應力記憶技術
5.3.1SMT技術的分類
5.3.2SMT的工藝流程
5.3.3SMT氮化矽工藝介紹及其發展
5.4雙極應力刻蝕阻擋層
5.5應力效應提升技術
參考文獻
第6章金屬薄膜沉積工藝及金屬化
6.1金屬柵
6.1.1金屬柵極的使用
6.1.2金屬柵材料性能的要求
6.2自對準矽化物
6.2.1預清潔處理
6.2.2鎳鉑閤金沉積
6.2.3蓋帽層TiN沉積
6.3接觸窗薄膜工藝
6.3.1前言
6.3.2主要的問題
6.3.3前處理工藝
6.3.4PVD Ti
6.3.5TiN製程
6.3.6W plug製程
6.4金屬互連
6.4.1前言
6.4.2預清潔工藝
6.4.3阻擋層
6.4.4種子層
6.4.5銅化學電鍍
6.4.6洗邊和退火
6.5小結
參考文獻
第7章光刻技術
7.1光刻技術簡介
7.1.1光刻技術發展曆史
7.1.2光刻的基本方法
7.1.3其他圖像傳遞方法
7.2光刻的係統參數
7.2.1波長、數值孔徑、像空間介質摺射率
7.2.2光刻分辨率的錶示
7.3光刻工藝流程
7.4光刻工藝窗口以及圖形完整性評價方法
7.4.1曝光能量寬裕度, 歸一化圖像對數斜率(NILS)
7.4.2對焦深度(找平方法)
7.4.3掩膜版誤差因子
7.4.4綫寬均勻性
7.4.5光刻膠形貌
7.4.6對準、套刻精度
7.4.7缺陷的檢測、分類、原理以及排除方法
7.5相乾和部分相乾成像
7.5.1光刻成像模型，調製傳遞函數
7.5.2點擴散函數
7.5.3偏振效應
7.5.4掩膜版三維尺寸效應
7.6光刻設備和材料
7.6.1光刻機原理介紹
7.6.2光學像差及其對光刻工藝窗口的影響
7.6.3光刻膠配製原理
7.6.4掩膜版製作介紹
7.7與分辨率相關工藝窗口增強方法
7.7.1離軸照明
7.7.2相移掩膜版
7.7.3亞衍射散射條
7.7.4光學鄰近效應修正
7.7.5二重圖形技術
7.7.6浸沒式光刻
7.7.7極紫外光刻
參考文獻
第8章乾法刻蝕
8.1引言
8.1.1等離子刻蝕
8.1.2乾法刻蝕機的發展
8.1.3乾法刻蝕的度量
8.2乾法刻蝕建模
8.2.1基本原理模擬
8.2.2經驗模型
8.3先進的乾法刻蝕反應器
8.3.1泛林半導體
8.3.2東京電子
8.3.3應用材料
8.4乾法刻蝕應用
8.4.1淺槽隔離(STI)刻蝕
8.4.2多晶矽柵刻蝕
8.4.3柵側牆刻蝕
8.4.4鎢接觸孔刻蝕
8.4.5銅通孔刻蝕
8.4.6電介質溝槽刻蝕
8.4.7鋁墊刻蝕
8.4.8灰化
8.4.9新近齣現的刻蝕
8.5先進的刻蝕工藝控製
參考文獻
第9章集成電路製造中的汙染和清洗技術
9.1IC 製造過程中的汙染源
9.2IC汙染對器件的影響
9.3晶片的濕法處理概述
9.3.1晶片濕法處理的要求
9.3.2晶片濕法處理的機理
9.3.3晶片濕法處理的範圍
9.4晶片錶麵顆粒去除方法
9.4.1顆粒化學去除
9.4.2顆粒物理去除
9.5製程沉積膜前/後清洗
9.6製程光阻清洗
9.7晶片濕法刻蝕技術
9.7.1晶片濕法刻蝕過程原理
9.7.2矽濕法刻蝕
9.7.3氧化矽濕法刻蝕
9.7.4氮化矽濕法刻蝕
9.7.5金屬濕法刻蝕
9.8晶背/邊緣清洗和膜層去除
9.965nm和45nm以下濕法處理難點以及HKMG濕法應用
9.9.1柵極錶麵預處理
9.9.2疊層柵極: 選擇性刻蝕和清洗
9.9.3臨時poly�睸i 去除
9.10濕法清洗機颱及其衝洗和乾燥技術
9.10.1單片鏇轉噴淋清洗機
9.10.2批鏇轉噴淋清洗機
9.10.3批浸泡式清洗機
9.11汙染清洗中的測量與錶徵
9.11.1顆粒量測
9.11.2金屬離子檢測
9.11.3四探針厚度測量
9.11.4橢圓偏光厚度測量
9.11.5其他度量
參考文獻
第10章超淺結技術
10.1簡介
10.2離子注入
10.3快速熱處理工藝
參考文獻
第11章化學機械平坦化
11.1引言
11.2淺槽隔離拋光
11.2.1STI CMP的要求和演化
11.2.2氧化鈰研磨液的特點
11.2.3固定研磨粒拋光工藝
11.3銅拋光
11.3.1Cu CMP的過程和機理
11.3.2先進工藝對Cu CMP的挑戰
11.3.3Cu CMP産生的缺陷
11.4高k金屬柵拋光的挑戰
11.4.1CMP在高k金屬柵形成中的應用
11.4.2ILD0 CMP的方法及使用的研磨液
11.4.3Al CMP的方法及使用的研磨液
11.5GST拋光(GST CMP)
11.5.1GST CMP的應用
11.5.2GST CMP的挑戰
11.6小結
參考文獻
第12章器件參數和工藝相關性
12.1MOS電性參數
12.2柵極氧化層製程對MOS電性參數的影響
12.3柵極製程對MOS電性參數的影響
12.4超淺結對MOS電性參數的影響
12.5金屬矽化物對MOS電性參數的影響
12.6多重連導綫
第13章可製造性設計
13.1介紹
13.2DFM技術和工作流程
13.2.1光刻 DFM
13.2.2Metal��1圖形的例子
13.3CMP DFM
13.4DFM展望
參考文獻
第14章半導體器件失效分析
14.1失效分析概論
14.1.1失效分析基本原則
14.1.2失效分析流程
14.2失效分析技術
14.2.1封裝器件的分析技術
14.2.2開封技術
14.2.3失效定位技術
14.2.4樣品製備技術
14.2.5微分析技術
14.2.6錶麵分析技術
14.3案例分析
參考文獻
第15章集成電路可靠性介紹
15.1熱載流子效應 (HCI)
15.1.1HCI的機理
15.1.2HCI 壽命模型
15.2負偏壓溫度不穩定性(NBTI)
15.2.1NBTI機理
15.2.2NBTI模型
15.3經時介電層擊穿(TDDB)
15.4電壓斜坡(V�瞨amp)和電流斜坡(J�瞨amp)測量技術
15.5氧化層擊穿壽命預測
15.6電遷移
15.7應力遷移
15.8集成電路可靠性麵臨的挑戰
15.9結論
第16章集成電路測量
16.1測量係統分析
16.1.1準確性和精確性
16.1.2測量係統的分辨力
16.1.3穩定分析
16.1.4位置分析
16.1.5變異分析
16.1.6量值的溯源、校準和檢定
16.2原子力顯微鏡
16.2.1儀器結構
16.2.2工作模式
16.3掃描電子顯微鏡
16.4橢圓偏振光譜儀
16.5統計過程控製
16.5.1統計控製圖
16.5.2過程能力指數
16.5.3統計過程控製在集成電路生産中的應用
參考文獻
第17章良率改善
17.1良率改善介紹
17.1.1關於良率的基礎知識
17.1.2失效機製
17.1.3良率學習體係
17.2用於良率提高的分析方法
17.2.1基本圖錶在良率分析中的應用
17.2.2常用的分析方法
17.2.3係統化的良率分析方法
第18章測試工程
18.1測試硬件和程序
18.1.1測試硬件
18.1.2測試程序
18.1.3缺陷、失效和故障
18.2儲存器測試
18.2.1儲存器測試流程
18.2.2測試圖形
18.2.3故障模型
18.2.4冗餘設計與激光修復
18.2.5儲存器可測性設計
18.2.6老化與測試
18.3IDDQ測試
18.3.1IDDQ測試和失效分析
18.3.2IDDQ測試與可靠性
18.4數字邏輯測試
18.5可測性設計
18.5.1掃描測試
18.5.2內建自測試
參考文獻
第19章芯片封裝
19.1傳統的芯片封裝製造工藝
19.1.1減薄（Back Grind）
19.1.2貼膜（Wafer Mount）
19.1.3劃片（Wafer Saw）
19.1.4貼片(Die Attach)
19.1.5銀膠烘焙(Epoxy Curing)
19.1.6打綫鍵閤(Wire Bond)
19.1.7塑封成型(壓模成型，Mold)
19.1.8塑封後烘焙（Post Mold Curing）
19.1.9除渣及電鍍（Deflash and Plating）
19.1.10電鍍後烘焙（Post Plating Baking）
19.1.11切筋整腳成型（Trim/From）
19.2大電流的功率器件需用鋁綫鍵閤工藝取代金綫鍵閤工藝
19.3QFN的封裝與傳統封裝的不同點
19.4銅綫鍵閤工藝取代金綫工藝
19.5立體封裝(3D Package)形式簡介
19.5.1覆晶式封裝（Flip�睠hip BGA）
19.5.2堆疊式封裝（Stack Multi�瞔hip package）
19.5.3芯片覆晶式級封裝（WLCSP）
19.5.4芯片級堆疊式封裝（TSV package）
參考文獻

精彩書摘

　　第3章CMOS邏輯電路及
　　存儲器製造流程
　　CMOS邏輯電路的製造技術是超大規模集成電路(VLSI)半導體工業的基礎。在3.1節將會描述現代CMOS邏輯製造流程，用以製造NMOS和PMOS晶體管。現今，典型的CMOS製造工藝會添加一些額外的流程模塊來實現多器件閾值電壓(Vt)，例如不同柵氧厚度的IO晶體管、高壓晶體管、用於DRAM的電容、用於閃存(flash memory)的浮柵和用於混閤信號應用的電感等。在3.2節，將會簡要地介紹不同的存儲器技術(DRAM、e DRAM、FeRAM、PCRAM、RRAM、MRAM)和它們的製造流程。
　　製造流程、晶體管性能、成品率和最終電路/産品性能之間有很強的關聯性，因此，CMOS和存儲器製造流程的知識不僅對加工工程師和器件工程師十分必要，對電路設計和産品工程師也同樣重要。
　　3.1邏輯技術及工藝流程
　　3.1.1引言
　　本節將介紹CMOS超大規模集成電路製造工藝流程的基礎知識，重點將放在工藝流程的概要和不同工藝步驟對器件及電路性能的影響上。圖3.1顯示瞭一個典型的現代CMOS邏輯芯片(以65nm節點為例)的結構，包括CMOS晶體管和多層互聯［1］。典型的襯底是P型矽或絕緣體上矽(SOI)，直徑為200mm(8″)或300mm(12″)。局部放大圖顯示齣瞭CMOS晶體管的多晶矽和矽化物柵層疊等細節，由多層銅互連，最上麵兩層金屬較厚，通常被用於製造無源器件(電感或電容)，頂層的鋁層用於製造封裝用的鍵閤焊盤。
　　圖3.1現代CMOS邏輯芯片結構示意圖
　　現代CMOS晶體管的主要特徵如圖3.2所示。在90nm CMOS節點上［2］，CMOS 晶體管的特徵包括鈷多晶矽化物或鎳多晶矽化物多晶柵層疊、氮化矽柵介質、多層(ONO)隔離、淺源/漏(SD)擴展結和鎳矽化物SD深結。內部核心邏輯電路的晶體管典型操作電壓(1~1.3V)，其溝道長度更短(50~70nm)，柵介質更薄(25~30�@)，SD擴展結更淺(200~300�@)。IO電路的晶體管(即是連接芯片外圍電路的接口)的典型操作電壓是1.8V、2.5V或3.3V，相應的其溝道更長(100~200nm)，柵介質更厚(40~70�@)，SD擴展結更深(300~500�@)。核心邏輯電路較小的操作電壓是為瞭最大限度減小操作功耗。在65nm及45nm CMOS節點，另一個特點是采用瞭溝道工程［3，4］，通過沿晶體管溝道方嚮施加應力來增強遷移率(例如張應力對NMOS中電子的作用和壓應力對PMOS中空穴的作用)。未來CMOS在32nm及以下的節點還會有新的特點，例如新的高k介質和金屬柵層疊［5，6］，SiGe SD (對於PMOS)，雙應變底闆，非平麵溝道(FinFET)等。
　　現代CMOS邏輯工藝流程的順序如圖3.3所示，工藝參數對應於90nm節點。CMOS邏輯超大規模集成電路的製造通常是在P型矽或絕緣體上矽(SOI)上，直徑為200mm(8″)或300mm(12″)。工藝首先形成淺槽隔離(STI)，然後形成n 阱區域(對於PMOS晶體管)和p 阱區域(對於NMOS晶體管)並分彆對阱區域進行選擇性注入摻雜。然後為NMOS和PMOS晶體管生長柵氧，接下來形成多晶柵層疊。多晶柵層疊圖形化以後形成再氧化，補償和主隔離結構，接著完成NMOS和PMOS的LDD和源/漏注入摻雜。在這之後，沉積一層介質層，通過圖形化，刻蝕和鎢塞(W plug)填充形成接觸孔。至此，NMOS和PMOS晶體管已經形成瞭，這些工藝步驟通常被稱為前端製程(FEOL)。然後通過單鑲嵌技術形成第一層銅(M1)，其他的互連通過雙鑲嵌技術實現。後端製程(BEOL)通過重復雙鑲嵌技術實現多層互連。
　　圖3.3中，步驟(a)~步驟(h)用於實現CMOS晶體管，稱為前端製程(FEOL)；步驟(i)~步驟(j)用於重復製造多層互聯，稱為後端製程(BEOL)。最頂層的兩層金屬和鋁層被用於製造無源器件和鍵閤焊盤，沒有在這裏進行介紹。
　　3.1.2CMOS工藝流程
　　1. 隔離的形成
　　淺槽隔離(STI)的形成如圖3.4所示，工藝參數對應於90nm節點。工藝首先對矽襯底進行熱氧化(被稱作初始氧化，initial ox)，厚度100�@，然後通過LPCVD的方式沉積一層氮化矽(1300�@)。接下來進行光刻，首先鏇塗一層光刻膠(PR)，然後進行紫外綫(UV)曝光，光刻膠通過光刻版(被稱作AA)顯影，有源區不會受到紫外綫的照射(或者說隔離區域將會曝露在紫外光下)。在這之後，氮化矽和初始氧化層通過離子乾法刻蝕的方法除去，去掉光刻膠後進行Si的刻蝕，露齣的氮化矽充當刻蝕的硬掩模，通過離子刻蝕在Si襯底上刻蝕齣淺槽(5000�@)。當然，掩模材料(例如PR一類的軟掩模和氮化矽之類的硬掩模)必須足夠厚，能夠經受得住後續對氮化矽、二氧化矽和矽的離子刻蝕。更多有關單步工藝(例如光刻、離子刻蝕、LPCVD、HDP CVD等)和模塊(形成特定結構的一組工藝步驟，如隔離、柵、間隔、接觸孔、金屬互連)的細節會在本書的後麵作具體介紹。
　　在矽槽形成以後，進行氧化已在槽內形成一層“襯裏”，接下來通過CVD的方法在槽內填充氧化物(厚度稍微超過槽的深度)並且進行快速熱退火(RTA)使CVD沉積的氧化物更加堅硬。在這之後通過化學機械研磨(CMP)的方式使得錶麵平坦化，隨後去除殘餘的氮化矽和二氧化矽。接下來，在錶麵生長一層新的熱氧化層(被稱作犧牲氧化層或SAC ox)。相對於以前的LPCVD沉積氧化物工藝，高離子密度(HDP)CVD有更好的間隙填充能力，因此被廣泛地用於現代CMOS製造工藝(例如0.13μm節點及更新的技術)。
　　2. n 阱和p 阱的形成
　　n 阱和p 阱的形成如圖3.5所示，包括掩模形成和穿過薄犧牲氧化層(SAC ox)的離子注入。n 阱和p 阱的形成順序對最終晶體管的性能影響很小。後麵會在n 阱中形成PMOS，在p 阱中形成NMOS，因此，n 阱和p 阱的離子注入通常是多路徑的(不同的能量/劑量和種類)，這些注入不僅用於阱的形成，同時也用於PMOS和NMOS閾值電壓Vt的調整和防止穿通。n 阱離子注入後使用RTA激活雜質離子推進雜質深度。
　　3. 柵氧和多晶矽柵的形成
　　雙層柵氧和硬掩模柵層疊示意圖如圖3.6所示。用濕法去掉Sac ox以後，通過熱氧化生長第一層柵氧(為瞭高質量和低內部缺陷)，
　　然後形成打開核心區域的掩模(通過使用掩模core)，接著浸入到HF溶液中，隨後在核心區域通過熱氧化的方式生長晶體管的第二層柵氧。注意到I/O區域經曆瞭兩次氧化，因此正如所期待的，I/O晶體管的柵氧要更厚一些。當核心區域和I/O區域都已經生長瞭晶體管以後，沉積多晶矽層和硬掩模層(薄的SiON和PECVD二氧化矽)。在沉積瞭柵層疊之後，將硬掩模進行圖形化(使用掩模poly，並用對多晶矽錶麵有高選擇性的離子刻蝕二氧化矽和SiON)，然後去除光刻膠，使用SiON和二氧化矽做硬掩模刻蝕多晶矽。去除SiON 以後，使用氧化爐或快速熱氧化(RTO)形成多晶矽柵層疊側壁的再氧化(30�@)，來對氧化物中的損傷和缺陷進行退火(對柵層疊的離子刻蝕可能導緻損傷或缺陷)。因為柵的形狀決定瞭晶體管溝道的長度，也即決定瞭CMOS節點中的最小臨界尺寸(CD)，因此它需要硬掩模方案而不是光刻膠圖形化方案來對柵層疊進行圖形化，以期獲得更好的分辨率和一緻性。
　　兩次柵氧化的結果使得I/O晶體管的柵氧較厚(沒有在這裏顯示齣來)而核心晶體管的柵氧較薄。相對於簡單的光刻膠圖形化方案，硬掩模方案可以獲得更好的分辨率和一緻性。
　　4. 補償隔離的形成
　　補償隔離的形成如圖3.7所示。沉積一薄層氮化矽或氮氧矽(典型的厚度為50至150�@)，然後進行迴刻蝕，在柵的側壁上形成一薄層隔離。補償隔離用來隔開由於LDD離子注入(為瞭減弱段溝道效應)引起的橫嚮擴散；對於90nm CMOS節點，這是一個可以選擇的步驟，但對於65nm和45nm節點，這一步是必要的。在補償隔離刻蝕後，剩下的氧化層厚度為20�@，在矽錶麵保留一層氧化層對於後續每步工藝中的保護而言是十分重要的。
　　(補償隔離可以補償為瞭減少段溝道效應而采取的LDD離子注入所引起的橫嚮擴散)
　　5. nLDD和pLDD的形成
　　有選擇的對n溝道MOS和p溝道MOS的輕摻雜漏極(LDD)離子注入如圖3.8所示。完成離子注入後，采用尖峰退火技術去除缺陷並激活LDD注入的雜質。nLDD和pLDD離子注入的順序和尖峰退火或RTA的溫度對結果的優化有重要影響，這可以歸因於橫嚮的暫態擴散［7］。
　　6. 隔離的形成
　　接下來是主隔離的形成，如圖3.9所示。沉積四乙基原矽酸鹽氧化物(Teos oxide，使用Teos前驅的CVD氧化物)和氮化矽的復閤層，並對四乙基原矽酸鹽氧化物和氮化矽進行離子迴刻蝕以形成復閤主隔離［8］。隔離的形狀和材料可以減小晶體管中熱載流子的退化［9］。
　　n+，p+的源和漏(S/D)的形成如圖3.10所示。RTA和尖峰退火被用來去除缺陷並激活在S/D注入的雜質。注入的能量和劑量決定瞭S/D的節深並會影響晶體管的性能［10］，較淺的源漏節深(相對於MOSFET的柵耗盡層寬度)將會顯著地減小短溝道效應(SCE)。
　　7. 自對準多晶矽化物，接觸孔和鎢塞的形成
　　自對準多晶矽化物，接觸孔和鎢塞的形成如圖3.11所示。在濕法清潔去除有源區(AA)和多晶矽柵錶麵的氧化物以後，濺射一薄層(200�@)鈷(Co)，緊接著進行第一次RTA (550℃)，和矽接觸的鈷將會發生反應。然後，氧化矽上剩餘的沒有反應的鈷將用SC1溶劑
　　去掉，並進行第二次RTA (740℃)。因此，有源區和多晶矽柵區域會以自對準的方式形成鈷的矽化物，這被稱為自對準多晶矽化物工藝［11］。
　　然後，通過沉積氮氧矽(150�@)和磷矽玻璃(PSG，5.5k�@)形成多金屬介質(PMD)，並使用CMP進行平坦化。沉積一層CVD氧化物(Teos oxide)用來密封PSG。然後形成打開接觸孔的掩模(掩模CT)，隨後刻蝕接觸孔上的PSG和SiN。接下來濺射Ti (150�@)和TiN (50�@)，用CVD法沉積鎢(W，3k�@)並用RTA(700℃)進行退火。Ti層對於減小接觸電阻十分重要，側壁上覆蓋的TiN用以保證W填充工藝的完整性［12］，使得填充到接觸孔中的W沒有空隙。對鎢錶麵進行拋光(使用CMP)直到露齣Teos oxid錶麵，此時接觸孔內的鎢塞就形成瞭。
　　8. 金屬 1的形成(單鑲嵌)
　　這之後沉積金屬間介質層(IMD)，例如SiCN（300�@）含碳低k PECVD氧化矽（2k�@）和Teos oxide（250�@)，並進行圖形化(使用掩模metal 1)和氧化物刻蝕。IMD1層主要是為瞭良好的密封和覆蓋更加多孔的低k介質。然後沉積Ta/TaN和銅種子層，隨後填充銅(通過ECP法)並用CMP進行平坦化。金屬 1互連就形成瞭。這是單鑲嵌技術［13］，見圖3.12。
　　9. 通孔 1和金屬 2的形成(雙鑲嵌)
　　通孔 1和金屬 2互連的形成是通過先通孔雙鑲嵌工藝［13］實現的，如圖3.13所示。首先沉積IMD2層(例如SiCN 500�@，含碳低k PECVD氧化矽黑金剛石6k�@)，然後形成通孔 1的圖形並進行刻蝕。多層的IMD1主要是為瞭良好的密封和覆蓋更加多孔的低k介質。然後在通孔中填充BARC (為瞭平坦化)並沉積一層LTO。隨後形成金屬 2的圖形並可使氧化物。去除BARC並清洗後，沉積Ta/TaN和Cu種子層，隨後進行Cu填充(使用ECP法)並進行CMP平坦化，這樣金屬 2互連就形成瞭。這就是雙鑲嵌工藝［13］。通過重復上述的步驟，可以實現多層互連。
　　3．1．3適用於高k柵介質和金屬柵的柵最後形成或置換
　　金屬柵CMOS工藝流程
　　CMOS邏輯産品工藝流程是製造32nm或更早工藝節點的主導工藝流程,如圖3.14中左邊所示。隨著CMOS工藝特徵尺寸繼續按比例縮小到28nm及更小時，需要采用能夠減少柵極漏電流和柵極電阻的高 k柵介質層和金屬柵電極以提高器件速度。這些新功能通過采用柵最後形成或置換金屬柵(Replacement Metal Gate，RMG)工藝成功地整閤到CMOS製造工藝流程當中［14，15］,它類似於柵先形成的常規CMOS工藝流程，隻是在S/D結形成後，多晶矽柵極材料被移除並且被沉積的高k介質層和金屬層所取代。以這種方式，可以降低高k材料的總熱預算，提高高k柵介質層的可靠性。 RMG形成之後，繼續常規的流程，如接觸電極，金屬矽化物(接觸區域內形成的)和鎢插栓工藝流程。繼續完成後段工藝流程，形成第1層銅(M1)(單鑲嵌)和互連(雙鑲嵌)結構。
　　3．1．4CMOS與鰭式MOSFET(FinFET)
　　伴隨著CMOS器件工藝特徵尺寸持續地按比例縮小到14nm及以下技術節點以後，通過采用三維器件結構，從垂直方嚮進一步增大溝道寬度，進而增加溝道電流。這種具有垂直方嚮溝道的新穎三維晶體管被稱為鰭式場效應晶體管或FinFET［16，17］。目前成熟的14nm節點製造工藝，在單一方嚮，晶圓上組成溝道的鰭片薄而長，寬為7~15nm，高為15~30nm，重復間距為40~60nm。圖3.15給齣鰭式場效應晶體管集成製造工藝流程，采用瞭間隔牆雙重圖案化技術來形成鰭片並采用RMG流程來形成高k介質與金屬柵極。
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前言/序言

　　再版前言
　　在20世紀40年代，貝爾實驗室的科學先賢們發明瞭晶體管；到瞭20世紀50年代，德州儀器公司和仙童公司的科技大師們分彆發明並推展瞭集成電器的生産技術；至20世紀60��70年代，大規模生産半導體器件的技術在美國、歐洲及亞洲也蓬勃發展開來； 20世紀80年代�財�今，超大型集成電路的設計和生産工藝繼續不斷以驚人的速度，幾乎按著“摩爾定律”不斷地加大半導體器件的集成度，而超大型芯片在“綫寬”(CD)上也以倍數的形式進行著細微化。自2000年起集成電路的綫寬也從“微米級”進入瞭“納米級”。2010年起我國先進的半導體生産工藝也從45nm延伸至28nm以及更小的綫寬。超大規模集成電路的生産工藝，從“微米級”到“納米級”發生瞭許多根本的變化。甚至，從45nm縮小至28nm(以及更小的綫寬)也必須使用許多新的生産觀念和技術。
　　清華大學的王誌華教授於2010年就提議由國內熟悉這類工藝的學者、專傢、工程師們共同編撰一本較為先進的半導體工藝教科書，同時也可以供半導體廠的工作人員作為參考資料之用，內容要包含45nm、32nm至28nm(或更細微化)的工藝技術。本人非常榮幸有機會來邀請國內該領域的部分學者、專傢和工程師們共同編寫這本書。本書的初稿是用英文寫作的，國內學校的許多老師和半導體業界的先賢、朋友們希望我們能用中文發行這本書，好讓更多的研究所學生、工程師及科研同行更容易閱讀並使用本書。我們接著邀請清華大學的教授、老師們將全書翻譯成中文，同時也與各方聯係取得引用外部資料的許可，清華大學齣版社的編輯也幫我們進行編輯加工。幾經審稿、改訂，本書的第一版曆時四年多終於完成編寫工作！
　　本書共分19章，涵蓋先進集成電路工藝的發展史，集成電路製造流程、介電薄膜、金屬化、光刻、刻蝕、錶麵清潔與濕法刻蝕、摻雜、化學機械平坦化、器件參數與工藝相關性，DFM(Design for Manufacturing)、集成電路檢測與分析、集成電路的可靠性、生産控製、良率提升、芯片測試與芯片封裝等項目和課題。我們在此要特彆感謝每一章的作者，他們將所知道的最新技術和他們實際工作的經驗，盡力地在書中嚮我們科技界的朋友們一一闡述，也感謝他們為發展祖國的集成電路科技和協助提升同行朋友們的工藝水平做齣的貢獻！
　　我們在此特彆提名感謝各位作者。第1章半導體器件由肖德元、張汝京與陳昱升撰寫；第2章集成電路製造工藝發展趨勢由盧炯平撰寫；第3章CMOS邏輯電路及存儲器製造流程由季明華、梅紹寜、陳俊、霍宗亮、肖德元與張汝京撰寫；第4章電介質薄膜沉積工藝由嚮陽輝、何有豐、荊學珍與周鳴撰寫；第5章應力工程由盧炯平撰寫；第6章金屬薄膜沉積工藝及金屬化由楊瑞鵬、何偉業與聶佳相撰寫；第7章光刻技術由伍強、時雪龍、顧一鳴與劉慶煒撰寫；第8章乾法刻蝕由張海洋與劉勇撰寫；第9章集成電路製造中的汙染和清洗技術由劉煥新撰寫；第10章超淺結技術由盧炯平撰寫；第11章化學機械平坦化由陳楓、劉東升與蔣莉撰寫；第12章器件參數和工藝相關性由陳昱升撰寫；第13章可製造性設計由張立夫撰寫；第14章半導體器件失效分析由郭誌蓉與牛崇實撰寫；
　　第15章集成電路可靠性介紹由吳啓熙與郭強撰寫；第16章集成電路測量由高強與陳寰撰寫；
　　第17章良率改善由範良孚撰寫；第18章測試工程由林山本撰寫；第19章芯片封裝由嚴大生等撰寫。若不是以上各位學者、專傢和朋友們的撰寫、審稿和改正，全心全力的投入帶來寶貴的成果，這本書將無法完成！也感謝中芯國際集成電路有限公司提供的許多非常寶貴的協助！
　　半導體技術，特彆是集成電路技術日新月異。本書自2014年6月齣版發行，受到國內從事半導體産業的科技工作者、工程技術人員、高等院校研究生與教師的普遍歡迎，他們提齣瞭許多有益意見與建議，希望本書能夠再版。藉此機會嚮他們一並錶示感謝！再版時我們加強瞭半導體器件方麵內容，增加瞭先進的FinFET、3D NAND存儲器、CMOS圖像傳感器以及無結場效應晶體管器件與工藝等內容。
　　我們也要再次感謝清華大學的各位老師(王誌華教授、李鐵夫、楊軼博士)和清華大學齣版社自始至終的鼓勵、支持和鼎力相助，正是在他們的幫助下，這本書纔能完成並展現在廣大讀者的麵前！希望這本書能夠以實際資料來支持國內半導體産業的學者、專傢、技術工作者和研究生們獨有的創新和發明，讓我們的半導體産業與日俱進，從製造到創造，再創華夏輝煌盛世！
　　張汝京敬上2016年10月於上海