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編輯推薦

　　1. 知識融閤 將ARM公司開源的Cortex-M0 IP用於典型嵌入式係統設計，內容涵蓋瞭處理器架構、指令集、匯編語言、協議、接口、C語言、操作係統等方麵的知識。 　　2. 深入分析 在本書中，通過Xilinx 7係列現場可編程門陣列（FPGA）實現Cortex-M0嵌入式係統硬件設計；通過Keil μVision5集成開發環境，實現軟件程序設計。此外，通過軟件和硬件開發工具提供的仿真、調試和跟蹤功能，深度分析瞭處理器內部架構、處理器與存儲器和外設之間的通信機製，以及軟件和硬件協同設計方法。 　　3. 知識*威 在編寫本書的過程中，ARM公司課程開發團隊提供瞭大量的教學參考資料，包括設計案例、教學課件以及技術文檔等。使得本書能從硬件和軟件兩個方麵準確反映Cortex-M0嵌入式係統的設計和實現方法。 　　4. 實例豐富 提供瞭Cortex-M0典型應用的設計案例、設計代碼和參考資料，便於讀者自學，快速動手實踐。

內容簡介

　　《ARM Cortex-M0 全可編程SoC原理及實現：麵嚮處理器、協議、外設、編程和操作係統》以ARM公司免費開放的Cortex�睲0 DesignStart處理器 IP核為基礎，以Cortex�睲0處理器架構、AMBA規範、外設、匯編語言、C語言、CMSIS、驅動程序開發以及RTX操作係統為主綫，詳細介紹瞭通過Xilinx Vivado以及Keil μVision5集成開發環境構建Cortex�睲0全可編程嵌入式係統的硬件和軟件設計方法。

　　全書共分18章，主要內容包括： 全可編程SoC設計導論、Cortex�睲0 CPU結構、Cortex�睲0指令集、Cortex�睲0低功耗特性、AHB�睱ite總綫結構分析、Cortex�睲0匯編語言編程基礎、Cortex�睲0 DesignStart架構、Xilinx Artix��7 FPGA結構、Cortex�睲0嵌入式係統設計與實現、7段數碼管控製器設計與實現、中斷係統設計與實現、定時器設計與實現、UART串口控製器設計與實現、VGA控製器設計與實現、DDR3存儲器係統設計與實現、Cortex�睲0 C語言編程基礎、CMSIS和驅動程序開發、RTX操作係統原理及應用。

　　本書可作為講授ARM Cortex�睲0嵌入式係統課程以及Cortex�睲0可編程SoC係統設計課程的教學參考用書，也可作為學習Xilinx Vivado集成開發環境和Verilog HDL語言的參考用書。

作者簡介

　　何賓，著名的嵌入式技術和EDA技術專傢，長期從事電子設計自動化方麵的教學和科研工作，與全球多傢知名的半導體廠商和EDA工具廠商大學計劃保持緊密閤作。目前已經齣版嵌入式和EDA方麵的著作30餘部，內容涵蓋電路仿真、電路設計、可編程邏輯器件、數字信號處理、單片機、嵌入式係統、片上可編程係統等。典型的代錶作有《Xilinx FPGA設計*威指南》《Xilinx FPGA數字設計——從門級到行為級的雙重描述》《Xilinx FPGA數字信號處理*威指南——從HDL、模型到C的描述》《Xilinx All Programmable Zynq-7000 嵌入式係統設計與實現》《模擬與數字係統協同設計*威指南——Cypress集成開發環境》《STC單片機原理及應用》《STC單片機C語言程序設計》《Altium Designer 13.0電路設計、仿真與驗證*威指南》《Altium Designer 15.0電路仿真、設計、驗證與工藝實現*威指南》。

內頁插圖

目錄

第1章全可編程SoC設計導論

1.1SoC基礎知識

1.1.1SoC的概念

1.1.2SoC與MCU及CPU的比較

1.1.3典型的商用SoC器件

1.2SoC設計流程

1.3SoC體係架構

1.4全可編程SoC技術

1.4.1基於軟核的全可編程SoC

1.4.2基於硬核的全可編程SoC

1.5全可編程SoC設計流程

第2章Cortex�睲0 CPU結構

2.1ARM處理器類型

2.2Cortex�睲係列處理器概述

2.2.1Cortex�睲係列處理器的特點

2.2.2Cortex�睲係列處理器的性能參數

2.3Cortex�睲0處理器性能和結構

2.3.1Cortex�睲0處理器的性能

2.3.2Cortex�睲0處理器的結構

2.4Cortex�睲0處理器寄存器組

2.4.1通用寄存器

2.4.2堆棧指針

2.4.3程序計數器

2.4.4鏈接寄存器

2.4.5組閤程序狀態寄存器

2.4.6中斷屏蔽特殊寄存器

2.4.7特殊寄存器

2.5Cortex�睲0存儲器空間映射

2.6Cortex�睲0程序鏡像原理及生成方法

2.7Cortex�睲0的端及分配

2.8Cortex�睲0處理器異常及處理

2.8.1異常原理

2.8.2異常優先級

2.8.3嚮量錶

2.8.4異常類型

第3章Cortex�睲0指令集

3.1Thumb指令集

3.2Cortex�睲0匯編語言格式

3.3寄存器訪問指令： MOVE

3.4存儲器訪問指令： LOAD

3.5存儲器訪問指令： STORE

3.6多數據訪問指令： LDM和STM

3.7堆棧訪問指令： PUSH和POP

3.8算術運算指令

3.8.1加法指令

3.8.2減法指令

3.8.3乘法指令

3.8.4比較指令

3.9邏輯操作指令

3.10移位操作指令

3.10.1右移指令

3.10.2左移指令

3.11反序操作指令

3.12擴展操作指令

3.13程序流控製指令

3.14存儲器屏蔽指令

3.15異常相關指令

3.16休眠相關指令

3.17其他指令

3.18數據插入和對齊操作

第4章Cortex�睲0低功耗特性

4.1低功耗要求

4.2Cortex�睲0低功耗特性及優勢

4.2.1Cortex�睲0低功耗特性

4.2.2Cortex�睲0低功耗結構

4.3Cortex�睲0休眠模式

4.4喚醒中斷控製器

4.5降低功耗的其他方法

第5章AHB�睱ite總綫結構分析

5.1總綫及分類

5.1.1總綫的概念

5.1.2總綫分類

5.2ARM AMBA係統總綫

5.3AMBA3 AHB�睱ite總綫

5.3.1AHB�睱ite概述

5.3.2AHB�睱ite總綫操作

5.4AHB�睱ite總綫結構

5.4.1全局信號

5.4.2AHB�睱ite主設備接口

5.4.3AHB�睱ite從設備接口

5.4.4地址譯碼器和多路復用器

5.5AHB�睱ite總綫時序

5.5.1無等待基本讀傳輸

5.5.2有等待基本讀傳輸

5.5.3無等待基本寫傳輸

5.5.4有等待基本寫傳輸

5.6硬件實現

第6章Cortex�睲0匯編語言編程基礎

6.1Keil MDK開發套件

6.1.1下載MDK開發套件

6.1.2安裝MDK開發套件

6.1.3MDK程序處理流程

6.2Cortex�睲0匯編語言程序設計

6.2.1建立新設計工程

6.2.2工程參數設置

6.2.3添加匯編文件

6.2.4匯編語言語法

6.3.lst文件分析

6.4.map文件分析

6.5.hex文件分析

6.6軟件仿真和調試

6.6.1查看Cortex�睲0寄存器內容

6.6.2查看Cortex�睲0存儲器內容

6.6.3查看監視窗口的內容

6.7匯編語言其他常用語法介紹

6.7.1標識符的命名規則

6.7.2變量

6.7.3常數

6.7.4EQU命令

6.7.5IMPORT/EXTERN命令

6.7.6子程序調用

6.7.7宏定義和使用

第7章Cortex�睲0 DesignStart架構

7.1獲取Cortex�睲0 DesignStart

7.2Cortex�睲0 DesignStart頂層符號

7.2.1中斷

7.2.2狀態輸齣

7.2.3事件信號

7.3AHB�睱ite接口

7.4將Cortex�睲0 DesignStart集成到係統的方法

第8章XILINX Artix��7 FPGA結構

8.1Artix��7器件邏輯資源

8.2可配置邏輯塊

8.2.1可配置邏輯塊概述

8.2.2查找錶

8.2.3多路復用器

8.2.4進位邏輯

8.2.5存儲元素

8.2.6分布式RAM（隻有SLICEM）

8.2.7隻讀存儲器（ROM）

8.2.8移位寄存器（隻有SLICEM）

8.3時鍾資源和時鍾管理單元

8.3.17係列FPGA時鍾資源

8.3.27係列內部時鍾結構

8.3.37係列FPGA時鍾管理模塊

8.4塊存儲器資源

8.5專用的DSP模塊

8.6輸入/輸齣塊

8.6.1I/O特性概述

8.6.2Artix��7中的I/O列和類型

8.6.3I/O電氣資源

8.6.4I/O邏輯資源

8.7XADC模塊

8.8吉比特收發器

8.9PCI�睧模塊

8.10配置模塊

8.11互連資源

第9章Cortex�睲0嵌入式係統設計與實現

9.1設計目標

9.2Cortex�睲0 SoC係統的構建

9.2.1啓動Vivado 2016集成開發環境

9.2.2創建新的設計工程

9.2.3添加Cortex�睲0處理器源文件

9.2.4添加係統主時鍾IP核

9.3設計文件修改和分析

9.3.1AHB總綫地址譯碼器

9.3.2AHB總綫從設備多路復用器

9.3.3AHB片上存儲器外設

9.3.4AHB LED外設

9.3.5AHBLITE_SYS頂層文件

9.4程序代碼的編寫

9.4.1建立新設計工程

9.4.2工程參數設置

9.4.3添加和編譯匯編文件

9.4.4分析HEX文件與匯編文件的關係

9.4.5添加HEX文件到當前工程

9.5RTL詳細描述和分析

9.6仿真原理和行為級仿真

9.6.1仿真實現的不同功能

9.6.2Vivado所支持的仿真工具

9.6.3行為級仿真實現

9.6.4添加信號並仿真

9.6.5仿真結果分析

9.7設計綜閤和分析

9.7.1綜閤過程的關鍵問題

9.7.2設計綜閤選項

9.7.3Vivado支持的屬性

9.7.4執行設計綜閤

9.7.5查看綜閤報告

9.8創建實現約束

9.8.1實現約束的原理

9.8.2I/O規劃器功能

9.8.3引腳位置約束的實現

9.9設計實現和分析

9.9.1實現過程原理

9.9.2設計實現選項

9.9.3設計實現

9.9.4查看布局布綫後的結果

9.9.5查看實現後的報告

9.9.6功耗分析

9.9.7靜態時序分析

9.10實現後時序仿真

9.11生成編程文件

9.12下載比特流文件到FPGA

9.13生成並下載外部存儲器文件

第10章7段數碼管控製器設計與實現

10.1設計目標

10.2打開前麵的設計工程

10.3添加並分析7段數碼管控製器源文件

10.3.1添加7段數碼管控製器源文件

10.3.2分析7段數碼管控製器源文件

10.4修改並分析頂層設計文件

10.5編寫程序代碼

10.5.1建立新設計工程

10.5.2工程參數設置

10.5.3添加和編譯匯編文件

10.5.4添加HEX文件到當前工程

10.6設計綜閤

10.7添加約束條件

10.8設計實現

10.9下載比特流文件

10.10係統在綫調試原理

10.11係統在綫調試實現

10.11.1建立新的調試工程

10.11.2添加調試網絡

10.11.3在綫測試分析

第11章中斷係統設計與實現

11.1設計目標

11.2中斷控製器原理

11.2.1NVIC特點

11.2.2NVIC映射

11.2.3NVIC寄存器

11.3進入和退齣異常句柄的過程

11.3.1進入中斷句柄的過程

11.3.2退齣中斷句柄的過程

11.4打開前麵的設計工程

11.5添加並分析按鍵消抖模塊源文件

11.5.1添加按鍵消抖模塊源文件

11.5.2分析按鍵消抖模塊源文件

11.6修改並分析頂層設計文件

11.7編寫程序代碼

11.7.1建立新設計工程

11.7.2工程參數設置

11.7.3軟件初始化中斷

11.7.4添加和編譯匯編文件

11.7.5添加HEX文件到當前工程

11.8設計綜閤

11.9添加約束條件

11.10設計實現

11.11下載比特流文件

第12章定時器設計與實現

12.1設計目標

12.2打開前麵的設計工程

12.3添加並分析定時器模塊源文件

12.3.1定時器模塊設計原理

12.3.2添加定時器源文件

12.3.3分析定時器源文件

12.4修改並分析頂層設計文件

12.5編寫程序代碼

12.5.1建立新設計工程

12.5.2工程參數設置

12.5.3添加和編譯匯編文件

12.5.4添加HEX文件到當前工程

12.6設計綜閤

12.7設計實現

12.8下載比特流文件

第13章UART串口控製器設計與實現

13.1設計目標

13.2串行通信基礎

13.2.1串行和並行通信之間的比較

13.2.2串行通信的類型

13.3通用異步收發數據格式和編碼

13.3.1數據格式

13.3.2字符編碼規則

13.4UART串口控製器的實現原理

13.4.1UART發送器

13.4.2UART接收器

13.4.3發送器/接收器FIFO

13.5打開前麵的設計工程

13.6添加並分析UART模塊源文件

13.6.1添加UART模塊源文件

13.6.2分析UART模塊源文件

13.7修改並分析頂層設計文件

13.8編寫程序代碼

13.8.1建立新設計工程

13.8.2工程參數設置

13.8.3添加和編譯匯編文件

13.8.4添加HEX文件到當前工程

13.9設計綜閤

13.10添加約束條件

13.11設計實現

13.12下載比特流文件

第14章VGA控製器設計與實現

14.1設計目標

14.2VGA工作原理

14.2.1VGA連接器

14.2.2CRT原理

14.2.3VGA接口信號

14.2.4VGA時序

14.3VGA顯示硬件實現原理

14.3.1VGA圖像緩衝區

14.3.2VGA控製颱

14.3.3VGA控製器存儲器空間

14.4打開前麵的設計工程

14.5添加並分析VGA模塊源文件

14.5.1添加VGA模塊源文件

14.5.2分析VGA模塊源文件

14.6修改其他設計

14.6.1添加並分析頂層設計文件

14.6.2修改時鍾生成器輸齣頻率

14.6.3修改波特率時鍾

14.7編寫程序代碼

14.7.1建立新設計工程

14.7.2工程參數設置

14.7.3添加和編譯匯編文件

14.7.4添加HEX文件到當前工程

14.8設計綜閤

14.9添加約束條件

14.10設計實現

14.11下載比特流文件

第15章DDR3存儲器係統設計與實現

15.1計算機搭載的存儲器設備

15.2存儲器類型

15.2.1易失性存儲器

15.2.2非易失性存儲器

15.3係統設計目標

15.3.1硬件構建目標

15.3.2軟件編程目標

15.4DDR3 SDRAM控製器設計原理

15.4.1DDR3 SDRAM存儲器結構

15.4.2DDR3 SDRAM控製器結構

15.4.3DDR3 SDRAM的讀寫訪問時序

15.5DDR3 SDRAM控製器係統設計與實現

15.5.1打開前麵的設計工程

15.5.2設計DDR3 SDRAM存儲器控製器

15.5.3修改係統設計文件

15.5.4編寫程序代碼

15.5.5設計綜閤

15.5.6設計實現

15.5.7下載比特流文件

第16章Cortex�睲0 C語言編程基礎

16.1C語言處理流程

16.2C語言鏡像文件內容和存儲

16.2.1C語言鏡像文件的內容

16.2.2C語言鏡像文件的存儲位置

16.3啓動代碼的分析

16.4C語言中數據的存儲空間

16.5C語言數據類型及實現

16.5.1C語言支持的數據類型

16.5.2數據類型修飾符

16.6C語言編程Cortex�睲0

16.6.1定義中斷嚮量錶

16.6.2定義堆和堆棧

16.6.3讀寫外設寄存器

16.6.4匯編調用C函數

16.6.5C語言調用匯編語言

16.6.6C語言嵌入匯編語言

16.7C語言驅動的設計和實現

16.7.1打開前麵的設計工程

16.7.2建立新的軟件設計工程

16.7.3軟件工程參數設置

16.7.4創建並添加匯編文件

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