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Verilog HDL與FPGA數字係統設計/高等院校電子信息與電氣學科係列規劃教材 pdf epub mobi txt 下載

圖書介紹


Verilog HDL與FPGA數字係統設計/高等院校電子信息與電氣學科係列規劃教材


羅傑,譚力,劉文超 等 編

    

发表于2020-06-05

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齣版社: 機械工業齣版社
ISBN:9787111489511
版次:1
商品編碼:11679782
品牌:機工齣版
包裝:平裝
叢書名: 高等院校電子信息與電氣學科係列規劃教材
開本:16開
齣版時間:2015-04-01
用紙:膠版紙
頁數:385
正文語種:中文

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具體描述

編輯推薦

  

華中科技大學全國大學生電子設計競賽培訓指定教材。
  將數字電路和Verilog HDL相互結閤,用FPGA實現電路,實踐性更強。
  配閤在大學中廣泛使用的FPGA平颱,課程資源和實例豐富,可操作性極強。

內容簡介

  《Verilog HDL與FPGA數字係統設計/高等院校電子信息與電氣學科係列規劃教材》是根據電子技術的發展和我國高等教育發展的新形勢,以及作者多年教學與實踐經驗的基礎上而編寫的。內容覆蓋瞭數字邏輯設計基礎、VerilogHDL基礎知識與建模方法、有限狀態機設計、可編程邏輯器件及其開發工具、數字電路與係統設計實例、數字電路動態仿真與靜態時序分析等相關知識。《Verilog HDL與FPGA數字係統設計/高等院校電子信息與電氣學科係列規劃教材》將數字邏輯設計和VerilogHDL有機地結閤在一起,方便讀者快速地掌握數字邏輯的基礎知識和VerilogHDL建模方法,熟悉用EDA方法設計數字係統的技巧。《Verilog HDL與FPGA數字係統設計/高等院校電子信息與電氣學科係列規劃教材》不僅注重基礎知識的介紹,而且力求嚮讀者係統地講解VerilogHDL在數字係統設計方麵的實際應用。《Verilog HDL與FPGA數字係統設計/高等院校電子信息與電氣學科係列規劃教材》以QuartusⅡ9.1為軟件平颱,所有程序都通過瞭DE2開發闆的硬件測試,讀者可參考使用。《Verilog HDL與FPGA數字係統設計/高等院校電子信息與電氣學科係列規劃教材》可用作高等院校電氣信息類等專業本、專科生的教材或教學參考書,也可以作為電子技術課程設計、電子設計大賽或數字係統設計工程技術人員學習EDA技術的參考書。

內頁插圖

目錄

前言
教學建議
第一篇 數字係統基礎
第1章 數字邏輯設計基礎
1.1 數字電路的發展曆史及分類
1.2 邏輯運算及邏輯門
1.2.1 基本邏輯運算及對應的邏輯門
1.2.2 常用復閤邏輯運算及對應的邏輯門
1.2.3 集成邏輯門電路簡介
1.2.4 三態門
1.3 邏輯代數的基本公式和規則
1.3.1 邏輯代數的基本公式
1.3.2 邏輯代數的基本規則
1.3.3 基本公式的應用
1.4 邏輯函數的代數化簡法
1.5 邏輯函數的卡諾圖化簡法
1.5.1 最小項的定義和性質
1.5.2 邏輯函數的最小項錶達式
1.5.3 用卡諾圖錶示邏輯函數
1.5.4 用卡諾圖化簡邏輯函數
1.5.5 用卡諾圖化簡含無關項的邏輯函數
1.6 組閤邏輯電路設計
1.6.1 組閤邏輯電路設計的一般步驟
1.6.2 組閤邏輯電路設計舉例
小結
習題
第2章 Verilog HDL入門與功能仿真
2.1 硬件描述語言簡介
2.1.1 硬件描述語言的起源
2.1.2 硬件描述語言的特點
2.2 Verilog HDL程序的基本結構
2.2.1 Verilog HDL程序的基本概述
2.2.2 簡單Verilog HDL程序實例
2.3 邏輯功能的仿真驗證過程
2.3.1 激勵塊
2.3.2 仿真過程簡介
2.4 ModelSim仿真軟件的使用
2.4.1 創建工作目錄
2.4.2 輸入源文件
2.4.3 建立工作庫
2.4.4 編譯設計文件
2.4.5 將設計文件載入仿真器
2.4.6 運行仿真器
2.5 Verilog HDL功能仿真常用命令
2.5.1 係統任務
2.5.2 編譯器指令
小結
習題
第3章 Verilog HDL基礎語法與組閤邏輯電路建模
3.1 Verilog HDL基本語法規則
3.1.1 詞法規定
3.1.2 邏輯值集閤
3.1.3 常量及其錶示
3.1.4 數據類型
3.2 Verilog HDL門級建模
3.2.1 多輸入門
3.2.2 多輸齣門
3.2.3 三態門
3.2.4 門級建模舉例
3.3 Verilog HDL數據流建模與運算符
3.3.1 數據流建模
3.3.2 錶達式與操作數
3.3.3 運算符
3.3.4 運算符的優先級彆
3.4 組閤電路的行為級建模
3.5 分層次的電路設計方法
3.5.1 設計方法
3.5.2 模塊實例引用語句
3.6 常用組閤電路及其設計
3.6.1 編碼器
3.6.2 二進製譯碼器
3.6.3 七段顯示譯碼器
3.6.4 二進製數與8421 BCD碼的轉換
小結
習題
第4章 時序邏輯電路建模
4.1 鎖存器
4.1.1 基本SR鎖存器
4.1.2 門控D鎖存器
4.1.3 門控D鎖存器的VerilogHDL建模
4.2 時序電路建模基礎
4.2.1 阻塞型賦值語句和非阻塞型賦值語句
4.2.2 事件控製語句
4.3 觸發器
4.3.1 D觸發器的邏輯功能
4.3.2 有清零輸入和預置輸入的D觸發器
4.3.3 有使能端的D觸發器
4.3.4 D觸發器及其應用電路的Verilog HDL建模
4.4 寄存器和移位寄存器
4.4.1 寄存器及Verilog HDL建模
4.4.2 移位寄存器及Verilog HDL建模
4.4.3 移位寄存器的應用電路
4.5 同步計數器
4.5.1 同步計數器的設計
4.5.2 同步計數器的Verilog HDL建模
4.6 Verilog HDL函數與任務的使用
4.6.1 函數說明語句
4.6.2 任務說明語句
4.7 m序列碼産生電路設計
小結
習題
第5章 有限狀態機設計
5.1 狀態機的基本概念
5.1.1 狀態機的基本結構及類型
5.1.2 狀態機的狀態圖錶示法
5.1.3 狀態機的設計步驟
5.2 基於Verilog HDL的狀態機描述方法
5.2.1 狀態圖的建立過程
5.2.2 狀態圖的描述方法
5.3 狀態機設計中的關鍵技術
5.3.1 狀態編碼
5.3.2 消除輸齣端産生的毛刺
5.3.3 使用One�睭ot編碼方案設計狀態機
5.4 狀態機設計舉例
5.4.1 汽車尾燈控製電路設計
5.4.2 十字路口交通燈控製
電路設計
小結
習題
第6章 可編程邏輯器件
6.1 概述
6.1.1 PLD的曆史
6.1.2 PLD開發流程簡介
6.1.3 PLD器件的符號
6.2 簡單可編程邏輯器件
6.2.1 PLA
6.2.2 PAL
6.3 復雜可編程邏輯器件
6.3.1 CPLD的基本結構
6.3.2 邏輯塊
6.3.3 IO塊
6.3.4 可編程內部互連綫資源
6.4 現場可編程門陣列
6.4.1 FPGA實現邏輯函數的基本原理
6.4.2 FPGA的一般結構
6.4.3 基於LUT的邏輯塊
6.4.4 可編程布綫資源
6.4.5 IO塊
小結
習題

第二篇 數字係統設計實踐
第7章FPGA開發工具的使用
7.1 Quartus II軟件介紹
7.1.1 Quartus II 9.1 軟件主界麵
7.1.2 Quartus II的設計流程
7.1.3 USB�睟laster 驅動安裝
7.2 基於原理圖的電路仿真
7.2.1 建立新的設計項目
7.2.2 輸入電路原理圖
7.2.3 編譯設計項目
7.2.4 仿真驗證設計項目
7.2.5 分析信號的延遲特性
7.2.6 實驗任務
7.3 基於Verilog HDL的電路設計與實現
7.3.1 半加器的設計與Verilog HDL建模舉例
7.3.2 輸入設計文件
7.3.3 建立新的設計項目
7.3.4 編譯設計文件
7.3.5 仿真驗證設計項目
7.3.6 分配引腳
7.3.7 對目標器件編程與硬件電路測試
7.3.8 使用電路網錶觀察器查看電路圖
7.3.9 實驗任務
7.4 基於原理圖和Verilog HDL的層次化設計
7.4.1 編碼、譯碼、顯示電路
7.4.2 建立新的設計項目
7.4.3 輸入HDL底層文件並完善原理圖
7.4.4 分配引腳並編譯設計
7.4.5 仿真驗證設計項目
7.4.6 對目標器件編程與硬件電路測試
7.4.7 實驗任務
7.5 嵌入式邏輯分析儀SignalTap II的使用
7.5.1 SignalTap II的實現原理與使用流程
7.5.2 SignalTap II的基本使用方法
7.5.3 實驗任務
7.6 宏功能模塊的調用
7.6.1 計數器模塊LPM_COUNTER的配置與調用
7.6.2 嵌入式鎖相環模塊ALTPLL的配置與調用
7.6.3 先進先齣模塊FIFO的配置與調用
7.6.4 存儲器模塊LPM_ROM的配置與調用
7.6.5 實驗任務
7.7 在Quartus II中調用ModelSim進行仿真
7.7.1 乘法器模塊LPM_MULT的配置與調用
7.7.2 仿真流程
7.7.3 實驗任務
小結
第8章 數字電路與係統的設計實踐
8.1 變模計數器設計
8.1.1 功能要求
8.1.2 設計分析
8.1.3 邏輯設計
8.1.4 設計實現
8.1.5 實驗任務
8.2 移動顯示字符的設計
8.2.1 功能要求
8.2.2 設計分析
8.2.3 邏輯設計
8.2.4 設計實現
8.2.5 實驗任務
8.3 分頻器設計
8.3.1 功能要求
8.3.2 設計分析
8.3.3 邏輯設計
8.3.4 設計仿真
8.3.5 實際運行結果
8.3.6 實驗任務
8.4 籃球競賽30秒定時器設計
8.4.1 功能要求
8.4.2 設計分析
8.4.3 邏輯設計
8.4.4 設計實現
8.4.5 實驗任務
8.5 多功能數字鍾設計
8.5.1 功能要求
8.5.2 設計分析
8.5.3 數字鍾主體電路邏輯設計
8.5.4 功能擴展電路邏輯設計
8.5.5 頂層電路設計
8.5.6 實驗任務
8.6 頻率計設計
8.6.1 功能要求
8.6.2 設計分析
8.6.3 邏輯設計
8.6.4 頂層電路設計
8.6.5 實驗任務
8.7 DDS函數信號發生器的設計
8.7.1 功能要求
8.7.2 DDS産生波形的原理
8.7.3 設計分析
8.7.4 頂層電路設計
8.7.5 設計實現
8.7.6 DA轉換電路及放大電路設計
8.7.7 實驗任務
8.8 有限狀態機實驗
8.8.1 功能要求
8.8.2 設計分析
8.8.3 邏輯設計
8.8.4 設計實現
8.8.5 實驗任務
小結
第9章 靜態時序分析工具TimeQuest的使用
9.1 靜態時序分析基礎
9.1.1 同步路徑的分析
9.1.2 異步路徑的分析
9.1.3 外部同步路徑的分析
9.1.4 不同的時序模型
9.2 TimeQuest時序分析器的使用
9.2.1 TimeQuest的使用流程
9.2.2 兩級流水綫乘法器設計
9.2.3 設定時序要求
9.2.4 全編譯並完成布局布綫
9.2.5 驗證時序
小結
第10章 異步串口通信及UART實現
10.1 UART接口實現原理
10.1.1 串行通信的概念
10.1.2 基本的UART通信協議
10.2 UART接口模塊的層次化設計
10.2.1 UART接口的功能模塊劃分
10.2.2 配置文件
10.2.3 頂層模塊的功能描述
10.2.4 接收模塊的功能描述
10.2.5 發送模塊的功能描述
10.2.6 波特率變換模塊的功能描述
10.2.7 微處理器接口模塊的功能描述
10.3 對UART接口模塊的功能仿真
10.3.1 對接收模塊的功能仿真
10.3.2 對發送模塊的功能仿真
10.3.3 對波特率變換模塊的功能仿真
10.3.4 對微處理器接口模塊的功能仿真
10.3.5 對UART接口模塊的功能仿真
10.4 邏輯綜閤與時序仿真
10.5 下載與驗證測試
10.5.1 驗證係統概述
10.5.2 驗證結果
小結
第11章 VGA接口控製器的設計
11.1 VGA接口標準和接口電路
11.1.1 VGA接口標準
11.1.2 VGA接口電路
11.2 VGA彩條信號發生器
11.2.1 功能要求
11.2.2 設計分析
11.2.3 邏輯設計
11.2.4 頂層電路設計
11.2.5 對目標器件編程與硬件電路測試
11.2.6 使用Signal Tap II觀察VGA工作時序
11.2.7 實驗任務
11.3 24位位圖顯示
11.3.1 功能要求
11.3.2 設計分析
11.3.3 邏輯設計
11.3.4 頂層電路設計
11.3.5 對目標器件編程與硬件電路測試
11.3.6 實驗任務
小結

附錄A Verilog HDL關鍵字
附錄B 常用FPGA開發闆介紹
附錄C Cyclone II係列器件結構
參考文獻

前言/序言

  隨著數字技術的高速發展,人們已經不再采用各種功能固定的通用中、小規模集成電路和電路圖輸入方法設計數字係統,而是廣泛地采用硬件描述語言對數字電路的行為進行建模,並使用電子設計自動化(Electronic Design Automation,EDA)軟件自動地對所設計的電路進行優化和仿真,然後使用邏輯綜閤工具將設計轉化成物理實現的網錶文件,最後用可編程邏輯器件或者專用集成電路 (Application Specific Integrated Circuit,ASIC)完成數字係統。因此,掌握硬件描述語言、EDA技術和可編程邏輯器件已成為當今數字係統設計者的重要任務。
  目前,符閤IEEE標準的硬件描述語言(Hardware Description Language,HDL)有VHDL和Verilog HDL。兩者的應用廣泛,都能夠通過程序描述電路的功能,從而進行數字電路的設計。由於Verilog HDL在ASIC設計領域占有重要的地位,並且它是在C語言的基礎上發展起來的,語法較自由,易學易用,因此本書選取Verilog HDL進行電路設計。同時,本書還介紹瞭ModelSim軟件和Quartus II軟件的使用方法,讀者可以使用它們進行仿真和綜閤Verilog HDL代碼。
  本書是作者根據多年的教學科研經驗以及指導學生參加全國電子設計競賽經驗編寫而成的。在內容上,將數字邏輯設計和Verilog HDL有機結閤在一起,方便讀者快速進入現代數字邏輯設計領域。按照“數字邏輯設計基礎、Verilog HDL建模技術、可編程邏輯器件的結構原理、EDA設計工具軟件、數字電路係統設計實踐”的體係結構編寫。為瞭讓大傢更容易掌握Verilog HDL知識,本書在介紹數字電路設計的過程中列舉瞭Verilog HDL的很多例程,並假定讀者沒有任何數字邏輯基礎知識。
  全書共11章。首先介紹瞭數字邏輯運算、邏輯門、組閤電路設計等基礎知識,接著重點介紹瞭Verilog HDL基礎知識與建模方法,對狀態機的建模方法進行瞭深入討論;然後討論各種可編程邏輯器件的組成、結構特點和開發流程,以及Quartus II軟件的使用方法和靜態時序分析方法;最後通過大量的例程介紹Verilog HDL在數字係統設計方麵的應用,有助於讀者理解書中的基本概念並掌握從簡單電路到復雜模塊的設計技術。
  本書力求做到通俗易懂,適教適學。為方便讀者學習,每章開頭均有“本章目的”,介紹該章將要學習的主要內容,每章後麵均安排有小結,部分章節後麵配有習題。理論學習要和上機實驗相結閤,從第7章開始通過精選的例程進行引導,讀者可以按照這些例程進行實際操作,將HDL代碼“寫入”FPGA芯片,對設計的電路進行實際測試,以方便讀者掌握FPGA開發的整個流程。
  參加本書編寫工作的有華中科技大學的羅傑(第1、2、3、4、5章)、張大衛(第6、7章、附錄C)、譚力(第8、10章)、王貞炎(第9章)和湖北大學的劉文超(第11章、附錄A、B)等,羅傑擔任主編,負責全書的策劃、組織整理和定稿工作。
  本書在編寫過程中,得到瞭華中科技大學電工電子科技創新基地的大力支持;得到瞭華中科技大學“教學改革工程”教材建設基金資助;還得到康華光教授的熱情支持和鼓勵,在此錶示衷心的感謝。
  由於作者知識水平有限,書中難免有疏漏、不妥或錯誤之處,敬請各位專傢、同行和讀者批評指正。
  編者 2014年11月



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用戶評價

評分

這書還不錯,標準的教科書,入門用不錯

評分

書本不錯,正在看,有所幫助

評分

很好。紙張略透

評分

很棒的書,設計電路也能參考裏麵的例子

評分

書很不錯,正在學習!

評分

就是沒有想象中的厚,相對來說性價比不高

評分

很好的書,買來充實小書庫。可以慢慢研讀,作為參考資料很不錯的。

評分

初學者使用的

評分

內容很全,講得很到位,自學也容易懂

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